提供了一种存储装置，该存储装置包括：多个可同时编程的组，每个组包括多个存储片，每个存储片被划分为多个子片；和用于多个存储片的多级列选择器和多级行选择器。
【技术实现步骤摘要】
存储装置对相关申请的交叉引用本申请要求于2013年9月6日提交的第61/874，406号美国临时专利申请的权益，其全部内容包含于此。
本公开内容的某些实施例涉及存储装置。更具体地讲，本公开内容的某些实施例涉及一种包括具有共享读写电路的片的存储装置。
技术介绍
低功率存储装置(例如，导电桥随机存取存储器(CBRAM)和其它电阻RAM装置)被优选地用在移动装置中作为用于硬盘的缓冲存储器、B1S存储器等。通常，存储装置包括多个片，每个片包括存储基元的阵列。列选择驱动器和字线选择驱动器被用来写到片中的特定位或从片中的特定位读。每个片具有专用的列选择驱动器和字线选择驱动器；通常不在片之间共享列选择驱动器。由于片和与每个片关联的电路的数量增加，这通常导致较大容量存储装置的较大管芯尺寸，从而导致阵列效率的降低。然而，希望减少功耗并且减小管芯尺寸使得能够在低功率移动装置中使用存储装置以便增加阵列效率。 因此，在本领域需要一种包括具有共享读写电路的片的存储装置。
技术实现思路
如权利要求中更完整地阐述的，提供一种用于包括具有共享读写电路的子片的存储装置的设备和/或方法。 根据本公开内容的一个实施例，一种存储装置包括:多个可同时编程的组，每个组包括多个存储片，每个存储片被划分为多个子片；和用于所述多个存储片的多级列选择器和多级行选择器。 通过参照下面对本公开内容的详细描述以及附图，可理解本公开内容的这些和其它特征和优点，其中相同的标号始终表示相同的部分。 【附图说明】 图1是根据本专利技术的示例性实施例的存储装置的方框图； 图2是根据本专利技术的示例性实施例的存储装置中的片的方框图； 图3描述存储装置中的四个片作为共享行译码器和控制电路的示例性说明； 图4描述存储装置的片与全局列选择器以及读出放大器(sense amp)、程序负载(program load)和接地电路的I禹合的电路图； 图5是根据本专利技术的示例性实施例的左片和右片之间的共享电路的描述。 【具体实施方式】 根据本专利技术的示例性实施例，存储装置包含多个存储片(或页)。每个片包含存储基元的阵列。每个片还被划分为多个子片。在这个实施例中，在存储装置中的多个子片之间共享读写电路。每个片中的子片多路复用它们之间的读写电路。读写电路包括多级列选择驱动器和字线选择驱动器。列选择器包括三个级，并且“第一级选择器”译码器在四个子片之间是共用的。 图1是根据本专利技术的示例性实施例的存储装置100的方框图。 存储装置100包括多个存储组101-1至101-8。根据本专利技术的一个实施例，每个组可以被同时启动，即可以在每个组101-1至101-8上同时施加设置/复位或读脉冲。每个存储组包含多个片。每个片(例如，片102)与用于读取片102中的选择的存储单元的值的各自读出放大器106关联。根据示例性实施例，每个存储片被划分为多个子片，例如，片102被划分为子片104。根据示例性实施例，在存储装置100中总共可存在“η”个片，其中，例如对于具有大约16千兆位(Gb)的存储大小的存储装置100而言，“η”等于1024。每个子片104包括大约16兆位(Mb)的存储大小。在示例性实施例中，每个片102包括2048个字线和8192个位线。对于每个组101-1至101-8，存在256个全局列选择器，其中每个全局列选择器耦合到32个局部位线。 根据示例性实施例，每个片102被划分为四个子片。在一个例子中，每个子片104包括2048个字线和2048个位线以访问片中的存储单元的2048 χ 2048阵列，但本领域普通技术人员将会意识到，这仅是示例性结构。在示例性实施例中，每个存储单元是埋设凹入访问装置(BRAD)，但本领域普通技术人员将会意识到，可使用任何类型的存储单元。另外，本领域普通技术人员将会意识到，该图未显示每个片、子片、组等的物理结构，而仅是显示每个存储组、片、子片等之间的关系的方框图。 字线对于一个片中的四个子片104而言是共同的，但公共源线(CSL)板和位线在每个子片之间不是共用的。每个子片104具有关联的CSL板，如图2中所示。每个子片104包括错误检查和校正(ECC) 64个位线110 (即，两个10)。在这个实施例中，32个额外的列位于每个子片104中以用于冗余。行预译码器112在每2个片之间共享，行预译码器112对存储器地址进行解码以选择两个相邻片中的每个片中的两个行、一个行。 图2是根据本专利技术的示例性实施例的存储装置100中的片102的方框图。片102包括子片200L..4、行译码器204、偶数列译码器206、奇偶列译码器208、偶数列公共源线(CSL)驱动器210卜.4和奇数列CSL驱动器212ρ..4。 行译码器204在两个这种片之间是共用的，如图3中所示。在图2中，为了简单仅示出一个片。因此，行译码器204选择片102中的一个子片和与片102相邻的另一个片中的一个子片。 偶数列译码器206布置为与片102的顶部相邻，并且奇数列译码器208布置为与片102的底部相邻。列译码器206对存储器地址进行解码以激活片102上的特定位线。本领域普通技术人员将会意识到，片102是平的，并且术语“顶部”和“底部”是相对的，指的是当从垂直于片102的平面的自上而下的视角观看片时的片102的顶部和底部。 根据示例性实施例，CSL驱动器210和212是耦合到位于每个子片上方的对应CSL板214...4的反相器(inverter)。CSL驱动器210和212将每个个别的CSL板21+...4驱动至特定电压，例如执行设置的操作所需的电压(VSET)、接地等。 最初，在对子片20(^...4执行任何操作之前，通过使CSL板211...4耦合到子片ZOO1...4，将偶数列译码器206和奇数列译码器208驱动至CSL的电势。因此，例如当奇数列译码器208被设置为高电压或低电压时，相邻偶数列中的单元的电阻不改变，因为偶数列已经升高至CSL电势。以16位字线间距在三个级上执行行解码。以16位位线间距在两个级上执行列解码。 根据一些实施例，从行译码器到子片2004的字线方向跨越532.6 μ m,并且从CSL驱动器210到CSL驱动器212的位线方向(包括边界)跨越193.2 μ m。在跨越所有子片的488.6μπι测量子片200η，其中每个子片沿位线方向是166.5μπι宽。列译码器206和208沿位线方向是9.66 μ m宽。CSL驱动器210和212沿位线方向是1.2μπι宽。行译码器204沿字线方向是40 μ m宽。在子片200与列译码器206、列译码器208和行译码器204中的每一个之间存在2μπι空隙。每个子片在相邻子片之间具有3.456 μ m空隙。在这个实施例中，片效率被确定为(166.5*445.19)/(193.23*532.6)或72.025%。本领域普通技术人员将会意识到，本专利技术不限于此。 图3是根据本专利技术的示例性实施例的存储装置100中的多个片的方框图。 图3描述存储装置104中的四个片作为共享的行译码器204和控制电路 (通常，控制电路300)的示例性说明。每个控制电路300包括用于对特定片进行解码的本文档来自技高网...
【技术保护点】
一种存储装置，包括：多个可同时编程的组，每个组包括多个存储片，每个存储片被划分为多个子片；和用于所述多个存储片的多级列选择器和多级行选择器。
【技术特征摘要】
2013.09.06 US 61/874,406;2014.02.21 US 14/186,4371.一种存储装置，包括: 多个可同时编程的组，每个组包括多个存储片，每个存储片被划分为多个子片；和 用于所述多个存储片的多级列选择器和多级行选择器。2.如权利要求1所述的存储装置，其中每个存储片被划分为四个子片。3.如权利要求2所述的存储装置，其中所述多级列选择器是包括第一列选择器和第二列选择器的两级列选择器。4.如权利要求3所述的存储装置，其中所述第一列选择器是全局...
【专利技术属性】
技术研发人员：J·贾瓦尼法德，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本;JP
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