减小3D NAND非易失性存储器中的弱擦除型读取干扰制造技术

一种用于3D堆叠式存储器装置的读取处理，针对未选中的存储器串提供沟道升压的最优电平，以抑制正常读取干扰和弱擦除型读取干扰二者。通过控制位线的电压(Vbl)、漏极侧选择栅极的电压(Vsgd_unsel)、源极侧选择栅极的电压(Vsgs_unsel)、存储器装置的选中的层级(字线层)的电压(Vcg_sel)以及存储器装置的未选中的层级(字线层)的电压(Vcg_unsel)来对沟道进行升压。可以通过初始使漏极侧选择栅极和源极侧选择栅极不导电以允许与增大的Vcg_unsel的电容耦合来对沟道进行升压。然后通过提高Vsgd_unsel和/或Vsgs_unsel来使漏极侧选择栅极和/或源极侧选择栅极不导电，从而中断升压。当Vcg_unsel持续增大时，通过使漏极侧选择栅极和/或源极侧选择栅极再次导电可以另外发生升压。或者，可以以Vbl驱动沟道。两步升压以Vbl驱动沟道然后通过电容耦合来提供升压。

【技术实现步骤摘要】
【国外来华专利技术】减小3D NAND非易失性存储器中的弱擦除型读取干扰
本专利技术涉及用于在3D非易失性存储器装置中读取存储器单元的技术。
技术介绍
最近，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构的超高密度存储装置。例如，可以由交替的导电层和介电层的阵列来形成3D NAND堆叠式存储器装置。在这些层中钻存储器洞以同时限定许多存储器层。然后，通过用适当的材料填充存储器洞来形成NAND串。直NAND串在一个存储器洞中延伸，而管形NAND串或U形NAND串(P-BiCS)包括在两个存储器洞中延伸并且通过底部背栅极结合的一对存储器单元垂直列。通过导电层来设置存储器单元的控制栅极。 【附图说明】 不同附图中，被相似地标记的元件是指共同的部件。 图1A是3D堆叠式非易失性存储器装置的立体图。 图1B是图1A的3D堆叠式非易失性存储器装置100的功能框图。 图1C描绘了图1A的包括U形NAND串的块BLKO的实施方式，其中与公共位线相关联的一组U形NAND串被突出显示。 图1D描绘了图1C的实施方式，其中U形NAND串的子块被突出显示。 图1E描绘了图1A的块BLKO的实施方式，其中与公共位线相关联的一组直NAND串被突出显示。 图1F描绘了图1E的实施方式，其中直NAND串的子块被突出显示。 图2A描绘了与图1C 一致的具有U形NAND串的3D非易失性存储器装置的字线层的俯视图，示出了字线层部分和相关联的驱动器。 图2B描绘了图2A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线、源极侧选择栅极线以及相关联的驱动器。 图2C描绘了图2A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线以及相关联的驱动器。 图2D描绘了图2A的3D非易失性存储器装置的位线层的俯视图，示出了位线以及相关联的驱动器。 图2E描绘了图2A的3D非易失性存储器装置的块的沿着图2A的NAND串的SetAO的线200的剖面图。 图2F描绘了图2E的列CO的区域269的特写图，示出了漏极侧选择栅极S⑶O和存储器单元MC6，0。 图2G描绘了图2F的列CO的剖视图。 图3描绘了存储器单元在NAND串的示例组例如图2E中的SetAO中的布置。 图4描绘了擦除状态和较高数据状态的阈值电压分布。 图5A描绘了针对存储器单元的块的读取操作。 图5B描绘了图5A的读取操作的实施方式。 图5C描绘了图5A的读取操作的另一实施方式。 图?描绘了图5A的读取操作的另一实施方式。 图5E描绘了图5A的读取操作的另一实施方式。 图5F描绘了图5A的读取操作的另一实施方式。 图5G描绘了图5A的读取操作的另一实施方式。 图6A1至图6D2描绘了与图5B至图5E的实施方式相关联的波形。 图7A至图7F2描绘了与图5F和图5G的实施方式相关联的波形。 图8A描绘了与图1E和图1F —致的具有直NAND串的3D非易失性存储器装置的字线层的俯视图，示出了相关联的驱动器。 图8B描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线和相关联的驱动器。 图8C描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了源极侧选择栅极线和相关联的驱动器。 图8D描绘了图8A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线和相关联的驱动器。 图8E描绘了图8A的3D非易失性存储器装置的位线层的俯视图，示出了位线和相关联的驱动器。 图8F描绘了图8A的3D非易失性存储器装置的块的沿着图8A的NAND串的SetBO的线800的剖面图。 图9描绘了存储器单元在NAND串的示例组例如图8F中的SetBO中的布置。 【具体实施方式】 在3D堆叠式非易失性存储器装置中，进行其以读取选中的存储器单元的状态的读取操作会在被称为读取干扰的过程中不利地影响未选中的存储器单元的状态。例如，3D堆叠式非易失性存储器装置可以以多个块布置，其中每个块包括多个子块，并且对块的选中的子块进行读取操作。不同子块可以具有相同的字线层、位线以及源极线偏压，但是通常具有针对源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)的单独的选择栅极(SG)偏压。在选中的子块中进行读取期间，通常断开(使不导电)未选中的子块的SGS晶体管和SGD晶体管以切断在未选中的存储器单元串中的导电路径。将约7V?8V的读取通过电压(Vread_pass)施加给未选中的字线层，未选中的串的峰值沟道电位升压成高于5V。这种升压的最大量(full measure)是由于从未选中的字线层到沟道的电容f禹合。 该沟道升压可以有助于减少针对未选中的串的未选中的单元的正常读取干扰的发生。正常读取干扰导致读取操作中未选中的单元的阈值电压的增大(或在某些情况下减小)。正常读取干扰由单元的控制栅极和沟道之间的大的电位差引起。 然而，当在选中的字线层上以相对低的电压(Vcgr)来读取单元时，读取期间的相对高的沟道升压电位会将电荷从与选中的单元相关联的沟道的区域吸出，降低该单元的阈值电压(Vth)，并且从而对该单元进行弱擦除。当该单元具有相对高的Vth，例如，当该单元被编程为相对高的数据状态时，这个问题最明显。这种弱擦除型读取干扰可以引起由单元存储的数据的错误，不利地影响存储器装置的性能。 当选择栅极晶体管斜线上升以使沟道完全放电时，可以通过接通(使导电)全部子块中的选择栅极来抑制弱擦除型读取干扰。然而，读取操作期间，未选中的串的沟道中的电位将会太低(例如，0V)，使得发生正常读取干扰。 如本文所述，一种更好的方法通过控制升压过程来在读取操作期间仔细地控制未选中的串的沟道升压的电平。特别地，在读取操作期间可以暂时地使SGS选择栅极和/或SGD选择栅极导电以允许比沟道升压的最大量更小的减小的沟道升压量。减小的沟道升压量足以抑制正常读取干扰，但又不会太高而促进弱擦除型读取干扰。 在下面的讨论中，在图1A至图3以及图8A至图9中总体上提供3D堆叠式非易失性存储器装置的结构细节，以及在图4至图7C中总体上提供读取操作的细节。 图1A是3D堆叠式非易失性存储器装置的立体图。存储器装置100包括衬底101。在衬底上的是存储器单元的示例块BLKO和示例块BLKl以及具有供块使用的电路的外围区106。衬底101也可以连同被图案化在导电路径中以携带电路的信号的一个或更多个下部金属层一起在块下面携带电路。块被形成在存储器装置的中间区域102中。在存储器装置的上部区域103中，一个或更多个上部金属层被图案化在导电路径中以携带电路的信号。每个块包括存储器单元的堆叠区，其中该堆叠的交替的层级表示字线。在一种可能的方法中，每个块具有垂直接触从其向上延伸到上部金属层以形成到导电路径的连接的相对的分层侧。虽然描述了两个块作为示例，但是可以使用在X方向和/或y方向上延伸的另外的块。 在一种可能的方法中，平面在X方向上的长度表示到字线的信号路径沿其在一个或更多个上部金属层中延伸的方向，并且平面在y方向上的宽度表示到位线的信号路径沿其在一个或更多个上部金属层中延伸的方向。Z方向表不存储器装置的高度。 图1B本文档来自技高网...

【技术保护点】
一种用于在包括多个层级的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法，所述读取操作针对处于所述多个层级中的选中的层级中的选中的存储器单元来进行，所述方法包括：针对处于所述多个层级中的未选中的层级中的存储器单元，将通过电压(Vcg_unsel)从初始电平(例如，0V)增大到至少第一升高电平(Vread_pass)，所述多个层级的存储器单元中的所述存储器单元布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，所述至少一个选中的存储器单元串包括所述选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极(SGD)的漏极端和具有相关联的第二选择栅极(SGS)的源极端，并且，所述至少一个未选中的存储器单元串不包括所述选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极(SGD)的漏极端和具有相关联的第四选择栅极(SGS)的源极端；在所述增大期间，将所述第一选择栅极设置为处于导电状态；当将所述第一选择栅极设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的至少一个选择栅极在不导电状态与所述导电状态之间转变；以及将控制栅极读取电压施加给所述选中的存储器单元，并且感测所述选中的存储器单元中的所述至少一个选中的存储器单元的阈值电压是否高于所述控制栅极读取电压。...

【技术特征摘要】
【国外来华专利技术】2012.02.02 US 13/364,5181.一种用于在包括多个层级的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法，所述读取操作针对处于所述多个层级中的选中的层级中的选中的存储器单元来进行，所述方法包括: 针对处于所述多个层级中的未选中的层级中的存储器单元，将通过电压(Vcg_unSel)从初始电平(例如，OV)增大到至少第一升高电平(VreacLpass)，所述多个层级的存储器单元中的所述存储器单元布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，所述至少一个选中的存储器单元串包括所述选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极(SGD)的漏极端和具有相关联的第二选择栅极(SGS)的源极端，并且，所述至少一个未选中的存储器单元串不包括所述选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极(SGD)的漏极端和具有相关联的第四选择栅极(SGS)的源极端； 在所述增大期间，将所述第一选择栅极设置为处于导电状态； 当将所述第一选择栅极设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的至少一个选择栅极在不导电状态与所述导电状态之间转变；以及 将控制栅极读取电压施加给所述选中的存储器单元，并且感测所述选中的存储器单元中的所述至少一个选中的存储器单元的阈值电压是否高于所述控制栅极读取电压。2.根据权利要求1所述的方法，还包括: 在所述增大期间，将下述电压施加给所述选中的层级，所述电压足够高以使所述选中的存储器单元处于所述导电状态。3.根据权利要求1所述的方法，还包括: 所述转变包括使所述第三选择栅极和所述第四选择栅极二者在所述不导电状态与所述导电状态之间转变。4.根据权利要求1所述的方法，还包括: 当将所述第一选择栅极设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态。5.根据权利要求1所述的方法，其中，另一部分在第一部分之后，所述方法还包括: 在(t5)所述通过电压达到所述至少第一升高电平之后，使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态。6.根据权利要求5所述的方法，还包括: 在所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态之后，将所述通过电压(Vcg_unSel)从所述至少第一升高电平(Vread_passl)增大到第二升高电平。7.根据权利要求1所述的方法，还包括: 当将所述第一选择栅极设置为处于所述导电状态时，经由公共位线将非零电压(VbI)施加给所述至少一个选中的存储器单元串的所述漏极端和所述至少一个未选中的存储器单元串的所述漏极端。8.根据权利要求1所述的方法，其中: 所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极在所述不导电状态与所述导电状态之间转变包括:使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述不导电状态转变为所述导电状态；并且 所述方法还包括:当将所述第一选择...

【专利技术属性】
技术研发人员：董颖达，曼·L·木伊，三轮仁志，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US