具有叠置的上拉装置的存储器元件制造方法及图纸

提供具有存储器单元的集成电路。存储器单元可包括第一和第二交叉耦合反相电路，该反相电路被配置为存储单个数据比特。第一反相电路可具有作为存储器单元的第一数据存储节点的输出端，而第二反相电路可具有作为存储器单元的第二数据存储节点的输出端。存取晶体管可耦合在第一和第二数据存储节点与相应的数据线之间。第一和第二反相电路中的每一个可具有串联叠置的下拉晶体管和至少两个上拉晶体管。下拉晶体管可具有本体端子，其反向偏置，以帮助减小通过第一和第二反相电路的泄漏电流。通过利用较窄的两栅极配置或较宽的四栅极配置可形成存储器单元。

【技术实现步骤摘要】
具有叠置的上拉装置的存储器元件本申请要求2012年12月14日提交的美国专利申请号13/715442的优先权，其通过引用全部并入本文。
本专利技术涉及具有存储器的集成电路，更具体地，涉及易失性存储器元件(memoryelement)。
技术介绍
集成电路通常包含易失性存储器元件。易失性存储器元件仅在集成电路上电时保存数据。在掉电情况下，易失性存储器元件中的数据丢失。尽管非易失性存储器元件，如基于电可擦除可编程只读存储器技术的存储器元件不会以这种方式丢失数据，但将非易失性存储器元件制成给定集成电路的一部分通常是不希望的或者是不可能的。因此，通常使用易失性存储器元件。例如，包含SRAM单元(cell)的静态随机存取存储器(SRAM)芯片，其为易失性存储器元件的一种。在可编程逻辑器件的集成电路中，SRAM单元可作为配置随机存取存储器(CRAM)单元。可编程逻辑器件是一种类型的集成电路，其能够由用户编程，以实现所需的定制逻辑功能。CRAM单元用于存储用户提供的配置数据。一旦被加载，CRAM单元将控制信号提供给晶体管以配置晶体管从而实现所需逻辑功能。易失性存储器元件，如SRAM和CRAM单元，通常基于交叉耦合的反相器(锁存器)。在每个存储器单元中，交叉耦合的反相器连接到地址晶体管(addresstransistor)，当数据从存储器元件读出或写入存储器元件时，该地址晶体管导通。当没有数据从存储器元件读出或写入存储器元件时，地址晶体管截止，从而隔离该存储器元件。交叉耦合的反相器和地址晶体管能够由互补的金属氧化物半导体(CMOS)晶体管形成，例如，n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管。随着半导体技术向更小的尺寸发展，可使用更低的电源电压为集成电路供电。更低的电源电压和更小的器件会导致易失性存储器元件具有减小的读写裕量(margin)。这能够对设备的可靠运行带来挑战。
技术实现思路
提供具有存储器单元的集成电路。集成电路可包括控制存储器单元阵列的控制电路。控制电路可包括的电路例如寻址电路、数据寄存器电路和读/写电路。存储器单元阵列可包括以行和列排列的存储器单元组。每个存储器单元可具有双稳态存储部分，其至少包括第一交叉耦合反相电路和第二交叉耦合反相电路。每个反相电路可包括多个串联耦合在第一电源线和第二电源线之间的多个叠置的上拉晶体管(例如，p沟道晶体管)和下拉晶体管(例如，n沟道晶体管)。第一反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第一反相电路的输入端，而第二反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第二反相电路的输入端。下拉晶体管可具有本体端子，其接收将下拉晶体管本体端子反向偏置的电压，从而减少通过第一反相电路和第二反相电路的泄漏电流。第一反相电路可具有输出端，其耦合到第二反相电路的输入端，并作为存储器单元的第一数据存储节点。第二反相电路可具有输出端，其耦合到第一反相电路的输入端，并作为存储器单元的第二数据存储节点。存取晶体管(有时称为传输门，passgate)可耦合到第一数据存储节点和第二数据存储节点并可用于将数据载入存储器单元以及从存储器单元中读取数据。使用这种设置形成的存储器元件可表现出软错误翻转(SEU)抗干扰性(immunity)。例如，考虑以下情况，第一数据存储节点接收随机辐射照射，其在第一数据存储节点处引起临时电压扰动。第二反相电路中的上拉晶体管可在其栅极端子接收该临时电压扰动。响应于接收所述辐射照射，通过将第一数据存储节点充电至正电源电平而消除该临时电压扰动，第一反相电路中的上拉晶体管可恢复第一数据存储节点至其原始电平。第二反相电路中的下拉晶体管还可用于将第二数据存储节点保持低电压电平。以这种方式操作，存储器元件能够从随机SEU事件成功地恢复。利用两栅极配置或四栅极配置(举例而言)能够形成存储器元件。在两栅极配置中，每个反相电路中的叠置的上拉晶体管共享相同的栅极结构并串行耦合。在四栅极配置中，每个反相电路中的叠置的上拉晶体管共享公共源极-漏极区域，而下拉晶体管共享公共源极区域，该源极区域被配置以接收地电源电压。本专利技术的进一步的特征、本质和各种优点从附图和如下详细描述中将变得更加显而易见。附图说明图1为根据本专利技术实施例的说明性存储器单元阵列的示图。图2为根据本专利技术实施例的具有叠置的上拉晶体管的说明性存储器单元的示图。图3为根据本专利技术实施例的静态(读)噪声裕量与传输门尺寸的曲线图。图4为根据本专利技术实施例的写入噪声裕量传输门尺寸的曲线图。图5为根据本专利技术实施例的单元泄漏与电源电电平的曲线图。图6为根据本专利技术实施例的利用两栅极配置实现的说明性存储器单元的顶视布局图。图7为根据本专利技术的实施例示出图6所示的邻近类型的存储器单元如何能够被镜像的示图。图8为根据本专利技术实施例的利用四栅极配置实现的说明性存储器单元的顶视布局图。图9为根据本专利技术实施例示出图8所示的邻近类型的存储器单元如何能够被镜像的示图。图10为根据本专利技术的实施例的说明性步骤的流程图，其示出具有叠置的上拉晶体管的存储器单元如何操作以表现出软错误翻转抗干扰性。具体实施方式本文涉及集成电路存储器元件，其表现出改进的读/写裕量并对软错误翻转事件具有抗性。存储器元件，有时称为存储器单元，可包含任意合适数量的晶体管。存储器元件能够用于使用存储器的任意合适的集成电路中。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器，具有存储器阵列的专用集成电路、可编程集成电路，如在其中存储器单元用于配置存储器的可编程逻辑器件集成电路，或任意其他合适的集成电路。在集成电路中，例如在存储器芯片或在其中需要存储器来存储处理数据的其他电路中，存储器元件能够用于执行静态随机存取存储器(RAM)单元的功能，其有时被称为SRAM单元。在可编程逻辑器件集成电路的环境下，存储器元件能用于存储配置数据，因此有时在该环境中被称为配置随机存取存储器(CRAM)单元。图1示出了一种集成电路，其可包括存储器元件(单元)18阵列。任意合适的存储器阵列结构可用于存储器单元18。一种合适的布局如图1所示。在图1的说明性阵列中，只有三行三列存储器单元18，但一般而言，存储器阵列17中可具有数以百计或千计的行和列。阵列17可为给定设备10上的若干阵列之一、可以是较大阵列的部分的子阵列或可为任意其他合适的存储器单元18的组。每个存储器元件18可由若干配置为形成双稳态电路(即，锁存器型电路)的晶体管组成。双稳态电路元件中的原码和补码数据存储节点能够存储对应的原码和补码版本的数据比特。双稳态电路元件可基于任意合适数量的晶体管。例如，每个存储器元件的双稳态部分可由交叉耦合反相器、多个类反相器电路组(例如，在提供对软错误翻转事件有增强的抗干扰性的分布式配置中，等)形成。本文描述的有时由交叉耦合反相对形成的具有双稳态元件的配置作为一个示例。然而，这仅仅是说明性的。存储器元件18可通过利用任意合适的存储器单元体系结构来形成。每个存储器元件可在相应的输出路径19上提供相应的输出信号OUT。在CRAM阵列中，每个信号OUT为静态输出控制信号，其可通过相应的路径26来传送，并可用于配置相应的晶体管如晶体管24或相关的本文档来自技高网...

【技术保护点】
一种集成电路，其包含：数据线；多个双稳态存储器元件，其中所述多个双稳态存储器元件中的每个双稳态存储器元件耦合到所述数据线并且包括至少一个反相电路，所述至少一个反相电路具有多个叠置的上拉晶体管，其中所述至少一个反相电路中的叠置的上拉晶体管具有相互短接的栅极端子；和虚设的栅极导体，其介入所述多个双稳态存储器元件中的两个相邻的双稳态存储器元件之间并且电悬浮。

【技术特征摘要】
2012.12.14 US 13/715,4421.一种集成电路，其包含：数据线；多个双稳态存储器元件，其中所述多个双稳态存储器元件中的每个双稳态存储器元件耦合到所述数据线并且包括至少一个反相电路，所述至少一个反相电路具有多个叠置的上拉晶体管，其中所述至少一个反相电路中的叠置的上拉晶体管具有相互短接的栅极端子；和虚设的栅极导体，其介入所述多个双稳态存储器元件中的两个相邻的双稳态存储器元件之间并且电悬浮。2.如权利要求1所述的集成电路，其中所述双稳态存储器元件进一步包含：具有多个叠置的上拉晶体管的附加反相电路，其中所述附加反相电路中的所述叠置的上拉晶体管具有相互短接的栅极端子。3.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个p沟道晶体管。4.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个串联的p沟道晶体管。5.如权利要求1所述的集成电路，其中所述至少一个反相电路进一步包含：与所述多个叠置的上拉晶体管串联耦合的下拉晶体管。6.如权利要求5所述的集成电路，其中所述下拉晶体管包含n沟道晶体管。7.如权利要求5所述的集成电路，进一步包含：第一电源线；和第二电源线，其中所述下拉晶体管和所述多个叠置的上拉晶体管串联耦合在所述第一电源线和第二电源线之间。8.如权利要求5所述的集成电路，其中所述下拉晶体管具有栅极端子，其被短接至所述叠置的上拉晶体管的栅极端子。9.如权利要求8所述的集成电路，进一步包含：控制线，其中所述下拉晶体管具有耦合到所述控制线的本体端子。10.如权利要求9所述的集成电路，其中所述下拉晶体管被配置为从所述控制线接收电压，其通过反向偏置所述本体端子以减小通过所述至少一个反相电路的泄漏电流。11.一种在集成电路基底上制造存储器元件的方法，其包含：形成第一上拉晶体管和第二上拉晶体管，其共享所述基底中的公共源极-漏极区域；将所述第一上拉晶体管的第一栅极结构设置在所述基底上；将所述第二上拉晶体管的第二栅极结构设置在所述基底上，其中所述第二栅极结构与所述第一栅极结构分离并与所述第一栅极结构并行；在所述基底上方形成导电路径，所述导电路径将所述第一栅极结构与所述第二栅极结构电耦合；以及形成与所述第一上拉晶体...

【专利技术属性】
技术研发人员：S·森哈，B·王，SL·李，W·张，A·B·B·莎尔玛，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US