防止外围电路受损的方法及结构技术

本发明专利技术公开了一种防止外围电路受损的方法及结构，属于半导体技术领域。所述方法包括：提供已形成外围电路的衬底；在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余的隔离层及所述部分衬底上表面上形成第二保护层；刻蚀第二保护层，形成保护垫。本发明专利技术中，通过形成保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。

【技术实现步骤摘要】
防止外围电路受损的方法及结构
本专利技术涉及半导体
，尤其涉及一种防止外围电路受损的方法及结构。
技术介绍
三维存储器是一种基于平面存储器的新型产品，其主要特色是将平面结构转换为立体结构，来大大节省晶片面积，其主要包括外围电路(Periphery)和存储阵列(Core)两部分。现有的三维存储器的形成过程如图1至图4所示，通常包括：1)在衬底的外围区上形成外围电路，并在外围电路上沉积氮化硅(SiN)形成保护层；2)在保护层上进行氧化物填充并进行化学机械研磨(CMP)处理形成隔离层；3)在衬底的核心区上形成存储阵列；4)形成覆盖隔离层、部分衬底的上表面以及存储阵列的氧化物层；5)进行退火处理(AnnealProcess)。其中，在步骤3)形成存储阵列的过程中应用到大量的氨气(NH3)、氧气(O2)、硅烷(CH4)等气体，其在高温的作用下，会产生大量的氢离子(H+)和氧离子(O2-)，因而在步骤5)中，产生的氢离子和氧离子会扩散到外围电路并侵入氮化硅保护层，如图5所示，从而对靠近存储阵列的外围电路器件的性能造成不良影响，例如器件漏电、关闭电流(Ioff)变大等，进而会影响三维存储成品的良率。
技术实现思路
为解决现有技术的不足，本专利技术提供一种防止外围电路受损的方法及结构。一方面，本专利技术提供一种防止外围电路受损的方法，包括：提供已形成外围电路的衬底；在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；去除部分隔离，露出所述部分衬底上表面；在剩余的隔离层及所述部分衬底上表面上形成第二保护层；刻蚀所述第二保护层，形成保护垫。可选地，采用化学气相沉积法在所述外围电路上沉积氮化硅，形成第一保护层。可选地，采用高密度等离子体化学气相沉积法在所述第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层。可选地，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。可选地，采用炉管化学气相沉积法在剩余的隔离层及所述部分衬底上表面上沉积氮化硅或者其他高选择性薄膜，形成第二保护层。可选地，所述第二保护层的厚度大于30纳米。可选地，所述刻蚀所述第二保护层，形成保护垫，具体包括：在所述第二保护层上旋涂光刻胶形成光阻层；以所述光阻层为掩膜刻蚀所述第二保护层至露出部分衬底上表面，并去除所述光阻层后，形成保护垫。另一方面，本专利技术公开了一种防止外围电路受损的结构，包括：已形成外围电路的衬底；形成于所述外围电路上的第一保护层，形成于所述第一保护层上的隔离层；形成于所述隔离层上的保护垫。可选地，所述隔离层含有倾斜的侧壁；可选地，所述保护垫包括：形成于所述隔离层上表面及倾斜的侧壁上的氮化硅或者其他高选择性的薄膜。可选地，所述保护垫的厚度大于30纳米。本专利技术的优点在于：本专利技术中，通过在隔离层的上表面及倾斜的侧壁上形成氮化硅或者其他高选择性薄膜，并加入垫刻蚀工艺(BlanketEtchProcess)从而形成保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：附图1至附图4为现有技术中三维存储器形成过程的结构变化示意图；附图5为现有技术中氢离子和氧离子对外围电路损坏的示意图；附图6为专利技术提供的一种防止外围电路受损的方法流程图；附图7至附图10为本专利技术提供的一种防止外围电路受损的方法中的结构变化示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。实施例一根据本专利技术的实施方式，提供一种防止外围电路受损的方法，如图6所示，包括：提供已形成外围电路的衬底；在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出部分衬底上表面；在剩余的隔离层及露出的部分衬底上表面上形成第二保护层；刻蚀第二保护层，形成保护垫。根据本专利技术的实施方式，外围电路包括：深N型阱(DeepNWell，简称DNW)、高压P型阱(High-VoltagePWell，简称HVPW)、低压P型阱(Low-VoltagePWell，简称LVPW)、高压N型阱(High-VoltageNWell，简称HVNW)、低压N型阱(Low-VoltageNWell，简称LVNW)、栅极结构等；需要指出地，附图中仅示出了部分外围电路及存储阵列，其仅用于示例说明。根据本专利技术的实施方式，如图7所示，采用化学气相沉积法在外围电路上沉积氮化硅，形成第一保护层；采用高密度等离子体化学气相沉积法(HighDensityPlasmaChemicalVaporDeposition，简称HDPCVD)在第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层。其中，平坦化处理，具体为采用化学机械研磨工艺(ChemicalMechanicalProcess，简称CMP)进行平坦化处理。根据本专利技术的实施方式，如图8所示，采用干法刻蚀(DryEtch)工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出部分衬底上表面；采用炉管化学气相沉积法(FurnacetubeChemicalVaporDisposition，简称FurCVD)在剩余的隔离层及露出的部分衬底上表面上沉积氮化硅或者其他高选择性的薄膜，形成第二保护层。在本实施例中，其他高选择性薄膜的成分，例如为氮氧化硅(SiON)或者其他新型材料等。根据本专利技术的实施方式，第二保护层的厚度大于30纳米。本专利技术中，第二保护层的厚度大于30纳米，以保证后续形成的保护垫的厚度大于30纳米，有效地阻挡氢离子和氧离子对外围电路器件的损坏。根据本专利技术的实施方式，刻蚀第二保护层，形成保护垫，如图9和图10所示，具体包括：在第二保护层上旋涂光刻胶形成光阻层(PhotoResist)；以光阻层为掩膜刻蚀第二保护层至露出部分衬底上表面，并去除光阻层后，形成保护垫。本专利技术中，通过在隔离层的上表面及倾斜的侧壁上形成氮化硅或者其他高选择性薄膜，并加入垫刻蚀工艺(BlanketEtchProcess)从而形成保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。实施例二根据本专利技术的实施方式，提供一种防止外围电路受损的结构，包括：已形成外围电路的衬底；形成于外围电路上的第一保护层，形成于第一保护层上的隔离层；形成于隔离层上的保护垫。其中，第一保护层具体为氮化硅；隔离层具体为氧化硅。进一步地，在本实施例中，隔离层含有倾斜的侧壁。对应地，保护垫包括：形成于隔离层上表面及倾斜的侧壁上的氮化硅或者其他高选择性的薄膜。根据本专利技术的实施方式，保护垫的厚度本文档来自技高网...

【技术保护点】
一种防止外围电路受损的方法，其特征在于，包括：提供已形成外围电路的衬底；在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余隔离层及所述部分衬底上表面上形成第二保护层；刻蚀所述第二保护层，形成保护垫。

【技术特征摘要】
1.一种防止外围电路受损的方法，其特征在于，包括：提供已形成外围电路的衬底；在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余隔离层及所述部分衬底上表面上形成第二保护层；刻蚀所述第二保护层，形成保护垫。2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积法在所述外围电路上沉积氮化硅，形成第一保护层。3.根据权利要求1所述的方法，其特征在于，采用高密度等离子体化学气相沉积法在所述第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层。4.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。5.根据权利要求1所述的方法，其特征在于，采用炉管化学气相沉积法在剩余隔离层及所述部分衬...

【专利技术属性】
技术研发人员：霍宗亮，赵治国，唐兆云，周文斌，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42