半导体存储器以及半导体存储器的制造方法技术

本发明专利技术提供不容易产生浓度比较高的p型区域与n型区域重叠的区域的半导体存储器及其制造方法。存储单元(10)具有第一电容器(20)、第二电容器(30)以及晶体管(40)。第一电容器(20)具有设置在n阱(21)的表面的第一导电层(27)、设置在n阱(21)的表层部的n型扩散层(22a、22b)以及在n阱(21)的表层部与第一导电层(27)邻接且与n型扩散层(22a、22b)分离地设置的p型扩散层(24)。第二电容器(30)具有设置在n阱(31)的表面的第二导电层(37)、设置在n阱(31)的表层部的n型扩散层(32a、32b)以及在n阱(31)的表层部与第二导电层(37)邻接且与n型扩散层(32a、32b)分离地设置的p型扩散层(34)。

【技术实现步骤摘要】
半导体存储器以及半导体存储器的制造方法
本专利技术涉及半导体存储器以及半导体存储器的制造方法。
技术介绍
作为非易失性半导体存储器的一种，已知有能够电消除所存储的数据的EEPROM(ElectricallyErasableProgrammableRead-OnlyMemory：电可擦可编程只读存储器)。EEPROM的特征在于具有被称为浮栅的电绝缘的浮置电极层，通过使浮栅中的电荷的积蓄状态变化而实现存储器功能。一般的EEPROM通过与存储单元的栅极(控制栅)不同的专用的电极层来实现浮栅。例如，以将构成浮栅的多晶硅层和构成控制栅的多晶硅层重叠地配置的堆栈型为代表。另一方面，也已知有由单层的多晶硅膜构成浮栅以及控制栅的EEPROM。在该类型的EEPROM中，虽然存储单元的单位面积增大但能够以低成本进行制造。因此，在存储容量比较小的EEPROM中，通过应用单层多晶硅结构的存储单元，在成本方面有利。作为与由单层的多晶硅膜构成浮栅以及控制栅的半导体存储器相关的技术，例如专利文献1记载了一种具备非易失性存储器的集成电路，该非易失性存储器具备具有作为第一栅极发挥作用的第一板以及由与N+掺杂区域抵接的P+掺杂区域构成的第二板的耦合电容器、具有第二栅极的读出晶体管以及具有作为第三栅极发挥作用的第三板以及第四板的隧道电容器。另一方面，专利文献2记载了具有以与分别配置为内包于第一阱的第二～第四阱平面地重合的方式向第一方向延伸配置的浮栅电极、形成在浮栅电极与第二阱平面地重合的第一位置的数据写入以及消除用的元件、形成在浮栅电极与第三阱平面地重合的第二位置的数据读出用的场效应晶体管、以及形成在浮栅电极与第四阱平面地重合的第三位置的电容元件的非易失性存储单元。专利文献1：美国专利第6788574号说明书专利文献2：日本特开2007－110073号公报在上述专利文献1所记载的半导体存储器中，在构成耦合电容器的第一板的周围设置p+掺杂区域以及n+掺杂区域，p+掺杂区域与n+掺杂区域抵接。另外，在p+掺杂区域以及n+掺杂区域分别连接有触点。然而，在p+掺杂区域与n+掺杂区域抵接的情况下，如图1所示，由于在形成这些掺杂区域时使用的掩膜的偏移等，有在p+掺杂区域与n+掺杂区域重叠的区域200形成触点210的顾虑。杂质浓度比较高的p+掺杂区域与n+掺杂区域重叠的区域200的电阻较大，在区域200连接了触点210的情况下，有存储单元的响应性降低的顾虑。
技术实现思路
本专利技术是鉴于上述的点而完成的，其目的在于提供不容易产生浓度比较高的p型区域与n型区域重叠的区域的半导体存储器及其制造方法。本专利技术所涉及的半导体存储器具有：第一电容器，其具备具有第一导电型的第一扩散层、经由第一绝缘膜设于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层、以及在上述第一扩散层的表层部与上述第一导电层邻接并且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层；第二电容器，其具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面并且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层、以及在上述第四扩散层的表层部与上述第二导电层邻接并且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层；以及晶体管，其包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极。本专利技术所涉及的半导体存储器的制造方法具有：形成具备具有第一导电型的第一扩散层、经由第一绝缘膜设于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层、以及在上述第一扩散层的表层部与上述第一导电层邻接并且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层的第一电容器的工序；形成具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面并且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层、以及在上述第四扩散层的表层部与上述第二导电层邻接并且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层的第二电容器的工序；以及形成包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极的晶体管的工序。根据本专利技术，提供不容易产生浓度比较高的p型区域与n型区域重叠的区域的半导体存储器及其制造方法。附图说明图1是表示在P+掺杂区域和N+掺杂区域重叠的区域形成触点的状态的剖视图。图2是构成本专利技术的实施方式所涉及的半导体存储器的存储单元的俯视图。图3A是沿着图2中的3A－3A线的剖视图。图3B是沿着图2中的3B－3B线的剖视图。图3C是沿着图2中的3C－3C线的剖视图。图3D是沿着图2中的3D－3D线的剖视图。图4A是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的俯视图。图4B是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的俯视图。图4C是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的俯视图。图4D是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的俯视图。图4E是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的俯视图。图5A是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图。图5B是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图。图5C是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4A中的5C－5C线的剖视图。图5D是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图。图5E是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图。图5F是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图。图5G是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4B中的5G－5G线的剖视图。图5H是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4C中的5H－5H线的剖视图。图5I是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4D中的5I－5I线的剖视图。图5J是表示本专利技术的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4E中的5J－5J线的剖视图。图6是表示本专利技术的实施方式所涉及的存储单元阵列的构成的俯视图。图7是表示本专利技术的实施方式所涉及的存储单元阵列的构成的俯视图。图8是本专利技术的其它的实施方式所涉及的存储单元的俯视图。图9是本专利技术的其它的实施方式所涉及的存储单元的俯视图。具体实施方式以下，参照附图对本专利技术的实施方式的一个例子进行说明。此外，在各附图中对相同或者等效的构成要素以及部分附加相同的参照附图标记。图2是构成本专利技术的实施方式所涉及的半导体存储器的存储单元10的俯视图，图3A、图3B、图3C以及图3D分别是沿着图2中的3A－3A线、3B－3B线、3C－3C线以及3D－3D线的剖视图。存储单元10构成由单层的多晶硅膜构成浮栅以及控制栅的EEPROM。存储单元10包含第一电容器20、第二电容器30以及晶体管40构成。构成第一电容器20的上部电极的第一导电本文档来自技高网...

【技术保护点】
一种半导体存储器，其中，具有：第一电容器，其具备具有第一导电型的第一扩散层、经由第一绝缘膜设置于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层以及在上述第一扩散层的表层部与上述第一导电层邻接且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层；第二电容器，其具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层以及在上述第四扩散层的表层部与上述第二导电层邻接且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层；以及晶体管，其包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极。

【技术特征摘要】
2016.09.21 JP 2016-1844381.一种半导体存储器，其中，具有：第一电容器，其具备具有第一导电型的第一扩散层、经由第一绝缘膜设置于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层以及在上述第一扩散层的表层部与上述第一导电层邻接且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层；第二电容器，其具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层以及在上述第四扩散层的表层部与上述第二导电层邻接且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层；以及晶体管，其包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极。2.根据权利要求1所述的半导体存储器，其中，还包含分别与上述第二扩散层、上述第三扩散层、上述第五扩散层以及上述第六扩散层连接的包括导电体的触点。3.根据权利要求1或者权利要求2所述的半导体存储器，其中，上述第二扩散层与上述第一导电层邻接地设置，上述第五扩散层与上述第二导电层邻接地设置。4.根据权利要求1～3中任意一项所述的半导体存储器，其中，上述第二扩散层以及上述第三扩散层的杂质浓度比上述第一扩散层的杂质浓度高，上述第五扩散层以及上述第六扩散层的杂质浓度比上述第四扩散层的杂质浓度高。5.根据权利要求1～4中任意一项所述的半导体存储器，其中，上述第一导电层、上述第二导电层以及上述第三导电层由单一的多晶硅膜一体地形成。6.根据权利要求5所述的半导体存储器，其中，上述多晶硅膜具有单一的导电型。7.根据权利要求1～6中任意一项所述的半导体存储器，其中，上述第一导电层的面积比上述第二导电层的面积大。8.根据权利要求1～7中任意一项所述的半导体存储器，其中，上述第一导电层以及上述第二导电层分别具有多个边，上述第二扩散...

【专利技术属性】
技术研发人员：村田伸一，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP