存储器单元制造技术

一种能够被用作存储器单元的微电子部件。该部件包括半导体层，该半导体层搁置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及该第二导电类型的未掺杂或比该漏极区域更轻掺杂的中间区域，该中间区域包括分别从该漏极区域延伸和该源极区域延伸的第一部分和第二部分。绝缘前栅极电极搁置在该第一部分上。第一后栅极电极和第二后栅极电极被安排在该绝缘层下方，分别与该第一部分和第二部分相反。

【技术实现步骤摘要】
存储器单元相关申请的交叉引用本申请要求于2016年8月31日提交的法国专利申请号1658063的优先权权益，该专利申请的内容在法律允许的最大程度上通过引用以其全文结合在此。
本公开涉及能够被用作存储器单元的微电子部件。
技术介绍
图1是横截面视图，示意性地示出了在JingWan等人于2013年在《固态电子学》，第84卷，第147至154页中出版的题为“ProgressinZ2-FET1T-DRAM:Retentiontime,WritingModes,SelectiveArrayOperation,andDualBitStorage(Z2-FET1T-DRAM的进展：保留时间、写入模式、选择性数组运算以及双位存储)”的文章中描述的存储器单元。该存储器单元包括搁置在绝缘层3上的硅层1，绝缘层自身搁置在硅衬底5上。重掺杂P型漏极区域7(P+)和重掺杂N型源极区域9(N+)被安排在硅层1中并且通过硅层1的未掺杂区域11彼此分离。在漏极区域7的侧面上，该存储器单元包括搁置在层1的仅区域11的一部分上的绝缘前栅极电极13(绝缘体15)。绝缘栅极13、漏极区域7以及源极区域9连接至对应节点G、D和S。在操作中，向衬底5施加-2V负偏置电压，并且向节点S施加参考电压(接地电压)。为了将两个二进制值中的一个二进制值或另一个二进制值从存储器单元中读取出来或者写入到该存储器单元中，采用脉冲的形式来向节点D和G施加控制电压。在上述文章中进一步详细地描述了控制电压的值和对存储器单元的操作。
技术实现思路
测试已经显示本文章中的存储器单元仅在施加于前栅极13的控制脉冲的绝对值严格大于1V的情况下进行操作，这与低功耗应用不兼容。本公开的实施例涉及能够被用作存储器单元(例如，被适配成用于低电耗应用的存储器单元)的微电子部件。因此，实施例提供了一种克服了图1的存储器单元的缺点中的至少一些缺点的存储器单元。实施例提供了一种微电子器件，该微电子器件包括搁置在绝缘层上的半导体层，并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及第二导电类型的未掺杂或比该漏极区域更轻掺杂的中间区域。中间区域包括分别从漏极区域和源极区域延伸的第一部分和第二部分。绝缘前栅极电极搁置在第一部分上。第一后栅极电极被安排在绝缘层下方，与第一部分相反，并且第二后栅极电极被安排在绝缘层下方，与第二部分相反。实施例提供了一种存储器单元，该存储器单元包括以上部件，并且进一步包括控制器，该控制器能够向第一后栅极电极提供第一偏置电压，向第二后栅极电极提供第二偏置电压(不同于第一偏置电压)，向源极区域提供参考电压、向漏极区域提供第一控制信号以及向提前栅极电极提供第二控制信号。根据实施例，绝缘层搁置在硅衬底上，第一后栅极电极包括第一导电类型的掺杂硅区域，并且第二后栅极电极包括第二导电类型的掺杂硅区域。根据实施例，半导体层由硅制成。根据实施例，半导体层的厚度在从5nm到30nm的范围内，并且绝缘层的厚度在从5nm到30nm的范围内。实施例提供了一种控制以上存储器单元的方法，其中：对于‘1’的写入，将第一控制信号从参考电压设置为第一电压电平持续第一时间间隔，并且将第二控制信号从第二电压电平设置为参考电压持续第二时间间隔，该第二时间间隔包括在第一间隔内；对于‘0’的写入，将第二控制信号从第二电压电平设置为参考电压持续第三时间间隔；以及对于读取，将第一控制信号从参考电压设置为第一电压电平持续第四时间间隔，其中，参考电压为零，第一电压电平和第二电压电平的绝对值大于参考电压。根据实施例，对于‘0’的写入，第一控制信号维持在参考电压，并且对于读取，第二控制信号维持在第二电压电平上。根据实施例，当第一导电类型是类型N时，第一电压电平和第二电压电平为正，第一偏置电压为正或零并且第二偏置电压为负或零。并且当第一导电类型是类型P时，第一电压电平和第二电压电平为负，第一偏置电压为负或零并且第二偏置电压为正或零。根据实施例，第一电压电平和第二电压电平的绝对值低于1V。根据实施例，在两个连续读取和/或写入操作之间，第一控制信号维持在参考电压，并且第二控制信号维持在第二电压电平上。在以下对特定实施例的非限制性描述中，将结合附图详细地讨论前述或其他特征以及优点。附图说明图1是在技术
技术介绍
中讨论的Wan等人的论文中描述的存储器单元的示例的横截面视图；图2是横截面视图，示意性地示出了存储器单元的实施例；并且图3示出了时序图，展示了控制图2的存储器单元的方法的实施例。具体实施方式已经在各种附图中使用相同参考标号来标示相同的元件，并且各种附图并未按比例绘制。为清楚起见，仅已经示出并详述了对于理解所描述的实施例有用的那些步骤和元件。在以下描述中，当参考术语“前面”、“后面”、“在……上”、“在……下”、“上”、“下”等时，其是指相应附图中的相关元件的取向。除非另作说明，术语“基本上”指在10％以内，优选地在5％以内，并且表述“搁置在……上”意味着“搁置在……上并且与……接触”。图2是横截面视图，示意性地示出了在SOI型结构(“绝缘体上半导体”)的内部和顶部上形成的存储器单元的实施例，该SOI型结构包括搁置在绝缘层23上的硅层21，该绝缘层本身搁置在硅衬底25上。存储器单元包括硅层21中的重掺杂P型漏极区域27(P+)以及重掺杂N型源极区域29(N+)。硅层21的部分31(下文中被称为中间区域31)从漏极区域27延伸到源极区域29，并且将区域27和29彼此分离。对中间区域31进行了P型轻掺杂(P-)。中间区域31包括从漏极区域27延伸的第一部分31A以及从源极区域延伸的第二部分31B。优选地，部分31A和31B彼此接触。绝缘前栅极电极33(绝缘体35)仅搁置在区域31的部分31A上，在部分31A全部或部分上。两个后栅极电极37和39被安排在衬底25中，在绝缘层23下方并与其接触。后栅极电极37包括衬底25的N型掺杂部分。电极37被安排成与中间区域31的部分31A相反并且优选地全部在部分31A的下方延伸。后栅极电极39包括P型掺杂衬底25的一部分。电极39被安排成与区域31的部分31B相反并且优选地全部在部分31B的下方延伸。漏极区域27和绝缘前栅极电极33连接至施加控制信号的对应节点D和G。源极区域29、后栅极电极37以及后栅极电极39连接至施加偏置电压的对应节点S、B1和B2。该设备可以包括被适配成用于提供各种偏置电压的控制器(未示出)。因此，可以在绝缘层23下方(与中间区域31相反)施加两个彼此不同的偏置电压。这不同于图1的存储器单元，在该图中，在绝缘层下方施加单个偏置电压。在图2中所示出的实施例中，电极37经由N型重掺杂硅接触传递区域41(N+)连接至节点B1，并且电极39通过P型重掺杂硅接触传递区域43(P+)连接至节点B2。接触传递区域41和43中的每一个接触传递区域从硅层21的上表面延伸到相应电极37或39。区域41被安排在漏极区域27附近并且被绝缘壁45包围。类似地，接触传递区域43被安排在源极区域29附近并且被绝缘壁47包围。作为示例，之前描述的不同区域、部分以及层具有以下尺寸：对于硅层21，在从5nm到30nm的范围内的厚度，例如，12nm；对于中间区域31，在漏极区域27与源极本文档来自技高网...

【技术保护点】
一种微电子部件，包括：半导体层，所述半导体层叠置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分；绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反；以及第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反。

【技术特征摘要】
2016.08.31 FR 16580631.一种微电子部件，包括：半导体层，所述半导体层叠置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分；绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反；以及第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反。2.如权利要求1所述的微电子部件，其中，所述绝缘层叠置在硅衬底上，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域，并且所述第二后栅极电极包括所述第二导电类型的掺杂硅区域。3.如权利要求1所述的微电子部件，其中，所述半导体层包括硅。4.如权利要求1所述的微电子部件，其中，所述半导体层具有在5nm与30nm之间的厚度，并且其中，所述绝缘层具有在5nm与30nm之间的厚度。5.如权利要求1所述的微电子部件，进一步包括控制器，所述控制器被适配成用于向所述第一后栅极电极提供第一偏置电压，向所述第二后栅极电极提供不同于所述第一偏置电压的第二偏置电压，向所述源极区域提供参考电压，向所述漏极区域提供第一控制信号，并且向所述前栅极电极提供第二控制信号。6.如权利要求5所述的微电子部件，其中，所述绝缘层叠置在硅衬底上，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域，并且所述第二后栅极电极包括所述第二导电类型的掺杂硅区域。7.如权利要求5所述的微电子部件，其中，所述半导体层包括硅。8.如权利要求5所述的微电子部件，其中，所述半导体层具有在5nm与30nm之间的厚度，并且其中，所述绝缘层具有在5nm与30nm之间的厚度。9.一种存储器单元，包括：绝缘层，所述绝缘层叠置在硅衬底上；半导体层，所述半导体层叠置在所述绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分；绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域；第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反，所述第二后栅极电极包括所述第二导电类型的掺杂硅区域；以及控制器，所述控制器适配成用于向所述第一后栅极电极提供第一偏置电压，向所述第二后栅极电极提供不同于所述第一偏置电压的第二偏置电压，向所述源极区域提供参考电压，向所述漏极区域提供第一控制信号，并且向所述前栅极电极提供第二控制信号。10.根据权利要求9所述的存储器单元，其中，所述控制器被被适配成用于：通过以下方式来将第一逻辑电平编程到所述存储器单元中：将所述第一控制信号从所述参考电压设置为第一电压电平持续第一时间间隔，并且将所述第二控制信号从第二电压电平设置为所述参考电压持续第二时间间隔，所述第二时间间隔包括在所述第一时间间隔内：通过将所述第二控制信号从所述第二电压电平设置为所述参考电压持续第三时间间隔来将第二逻辑电平编程到所述存储器单元中；并且通过将所述第一控制信号从所述参考电压设置为所述第一电压电平持续第四时间间隔来读取存储在所述存储器单元中的逻辑值，所述参考电压为零，所述第一电压电平...

【专利技术属性】
技术研发人员：H·艾迪拉尼，Y·索拉罗，P·福特内奥，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国,FR