【技术实现步骤摘要】
实现方式和实施例涉及绝缘体上硅类型的半导体器件，例如实现静态ram电路。
技术介绍
1、通常被制造在集成电路内部的绝缘体上硅类型的半导体器件通常包括通过掩埋介电区与载体衬底分隔的半导体膜。例如，在称为fdsoi(指完全耗尽绝缘体上硅fullydepleted silicon on insulator)的技术中，半导体膜有利地具有足够精细以完全耗尽少数电荷的厚度。
2、常规地，静态ram(通常用于静态随机存取存储器的sram)包括存储单元，该存储单元设置有连接在电源端子和接地端子之间的两个pmos晶体管和两个nmos晶体管(本领域技术人员公知的通常名称为“p型/n型金属氧化物半导体”)，以形成两个顶部到尾部(top totail)反相器，以及典型地两个存取晶体管，通常为nmos晶体管，其耦合在位线与数据节点(即反相器的输入－输出节点)之间，并由在字线上传输的信号控制。
3、通过在写入时施加或在读取时测量在数据节点上的电压电平，经由存取晶体管和位线来执行sram单元中的数据片段的写入和读取。通过在顶到尾反相器的组件的数据节点上生成的信号的稳定状态来获得存储器单元中的数据片段的保持。
4、在“写－读”模式中，电源电压以标称电平生成，即晶体管的正常工作电平，例如对于绝缘体上硅类型的半导体器件在0.8伏与1.2伏之间，以便在存储单元中具有明确的和可辨别的稳态。
5、在sram单元的“保持”模式中，尽可能地降低器件的能量消耗是有利的。电源电压可以被最小化，但仍然保持大于单元的晶体管的阈值电压，
技术实现思路
1、本公开的目的是提供一种半导体器件，以至少部分地解决现有技术中存在的上述问题。
2、本公开的一方面提供了一种半导体器件，包括：载体衬底；掩埋介电区，覆盖所述载体衬底；半导体膜，通过所述掩埋介电区与所述载体衬底分隔；以及nmos晶体管和pmos晶体管，设置在所述半导体膜的表面处并且耦合在一起以形成静态随机存取存储器sram单元，所述nmos晶体管和所述pmos晶体管各自包括厚度大于3纳米的栅极介电层和所述半导体膜中的有源区。
3、根据一个或多个实施例，其中所述nmos晶体管和所述pmos晶体管的所述栅极介电层在所述有源区与栅极导电区之间所具有的厚度在3.5纳米与6纳米之间。
4、根据一个或多个实施例，半导体器件进一步包括多个另外的pmos晶体管，其中多个所述pmos晶体管的所述有源区沿第一方向延伸。
5、根据一个或多个实施例，其中所述另外的pmos晶体管被耦合到另外的nmos晶体管以形成另外的sram单元，其中所述另外的pmos晶体管的所述有源区和所述nmos晶体管的有源区沿所述第一方向延伸以便并入其它sram单元。
6、根据一个或多个实施例，其中所述多个pmos晶体管的所述有源区沿所述第一方向延伸，以便不使在所述第一方向上的压缩应力松弛。
7、根据一个或多个实施例，其中所述nmos晶体管和所述pmos晶体管分别位于所述载体衬底的掺杂阱中，所述器件进一步包括耦合到所述载体衬底的所述掺杂阱的偏置电路。
8、根据一个或多个实施例，其中所述偏置电路被配置为在所述载体衬底的所述相应掺杂阱中生成适于所述pmos和nmos晶体管的逆反向偏置的电压。
9、根据一个或多个实施例，其中所述nmos晶体管位于所述载体衬底中的p型掺杂阱中，所述pmos晶体管位于所述载体衬底中的n型掺杂阱中。
10、根据一个或多个实施例，其中所述偏置电路被配置为在所述p型掺杂阱中生成在0伏与－2伏之间的逆反向偏置电压。
11、根据一个或多个实施例，其中所述偏置电路被配置为在所述n型掺杂阱中生成在0伏与+2伏之间的逆反向偏置电压。
12、根据一个或多个实施例，其中所述偏置电路被配置为在用于保持所述存储器单元的数据片段的模式、而非在所述存储器单元的读写模式中生成适于所述pmos和nmos晶体管的逆反向偏置的电压。
13、根据一个或多个实施例，其中所述偏置电路被配置为生成用于所述存储器单元的电源电压，所述电源电压在读写模式中具有标称电平并且在用于保持数据片段的模式中具有所述标称电平的50％到85％的电压。
14、利用本公开的实施例有利地允许在nmos和pmos晶体管上独立地施加逆反向偏置。
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1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述NMOS晶体管和所述PMOS晶体管的所述栅极介电层在所述有源区与栅极导电区之间所具有的厚度在3.5纳米与6纳米之间。
3.根据权利要求1所述的半导体器件，其特征在于，进一步包括多个另外的PMOS晶体管，其中多个所述PMOS晶体管的所述有源区沿第一方向延伸。
4.根据权利要求3所述的半导体器件，其特征在于，所述另外的PMOS晶体管被耦合到另外的NMOS晶体管以形成另外的SRAM单元，其中所述另外的PMOS晶体管的所述有源区和所述NMOS晶体管的有源区沿所述第一方向延伸以便并入其它SRAM单元。
5.根据权利要求3所述的半导体器件，其特征在于，所述多个PMOS晶体管的所述有源区沿所述第一方向延伸，以便不使在所述第一方向上的压缩应力松弛。
6.根据权利要求1所述的半导体器件，其特征在于，所述NMOS晶体管和所述PMOS晶体管分别位于所述载体衬底的掺杂阱中，所述器件进一步包括耦合到所述载体衬底的所述掺杂阱的偏置电路。
7.根据
8.根据权利要求6所述的半导体器件，其特征在于，所述NMOS晶体管位于所述载体衬底中的p型掺杂阱中，所述PMOS晶体管位于所述载体衬底中的n型掺杂阱中。
9.根据权利要求8所述的半导体器件，其特征在于，所述偏置电路被配置为在所述p型掺杂阱中生成在0伏与－2伏之间的逆反向偏置电压。
10.根据权利要求8所述的半导体器件，其特征在于，所述偏置电路被配置为在所述n型掺杂阱中生成在0伏与+2伏之间的逆反向偏置电压。
11.根据权利要求6所述的半导体器件，其特征在于，所述偏置电路被配置为在用于保持所述存储器单元的数据片段的模式、而非在所述存储器单元的读写模式中生成适于所述PMOS和NMOS晶体管的逆反向偏置的电压。
12.根据权利要求6所述的半导体器件，其特征在于，所述偏置电路被配置为生成用于所述存储器单元的电源电压，所述电源电压在读写模式中具有标称电平并且在用于保持数据片段的模式中具有所述标称电平的50％到85％的电压。
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述nmos晶体管和所述pmos晶体管的所述栅极介电层在所述有源区与栅极导电区之间所具有的厚度在3.5纳米与6纳米之间。
3.根据权利要求1所述的半导体器件，其特征在于，进一步包括多个另外的pmos晶体管，其中多个所述pmos晶体管的所述有源区沿第一方向延伸。
4.根据权利要求3所述的半导体器件，其特征在于，所述另外的pmos晶体管被耦合到另外的nmos晶体管以形成另外的sram单元，其中所述另外的pmos晶体管的所述有源区和所述nmos晶体管的有源区沿所述第一方向延伸以便并入其它sram单元。
5.根据权利要求3所述的半导体器件，其特征在于，所述多个pmos晶体管的所述有源区沿所述第一方向延伸，以便不使在所述第一方向上的压缩应力松弛。
6.根据权利要求1所述的半导体器件，其特征在于，所述nmos晶体管和所述pmos晶体管分别位于所述载体衬底的掺杂阱中，所述器件进一步包括耦合到所述载体衬底的所述掺杂阱的偏置电路。
7.根据权利要求6所述的半导...
【专利技术属性】
技术研发人员：O·韦伯，K·J·多里，P·库玛，S·J·阿梅德，C·勒科克，P·乌拉尔，
申请(专利权)人：意法半导体有限公司，
类型：新型
国别省市：
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