2T SONOS闪速存储器制造技术

本申请公开了一种双晶体管(2T)氧化硅氮氧化硅(SONOS)闪速存储器。一方面，一种装置包括：一个控制栅极晶体管，具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区的一个控制栅极。在所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm。该装置还包括一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区。所述选择栅极晶体管的一个漏极侧共享所述源极扩散区。在所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度也小于90nm。

2T SONOS flash memory

The present application discloses a double transistor (2T) silicon oxide silicon oxide (SONOS) flash memory. On the one hand, a device includes a control gate transistor, is deposited in a N trap in the source and drain diffusion regions, the formation of a charge in the N well and the source and drain diffusion regions overlap on the capture zone, and forming a control gate capture in the charge of. The length of a channel region of the N well between the source and the drain zone is less than 90nm. The device also includes a selective gate transistor with a selective source diffusion zone deposited in the N trap. One drain side of the selected gate transistor shares the source region of the source. The length of a channel region of the N well between the selected source pole diffusion zone and the source diffusion zone is also less than 90nm.

【技术实现步骤摘要】
【国外来华专利技术】2TSONOS闪速存储器优先权本申请要求基于2015年4月5日申请的名称为“双晶体管(2T)氧化硅氮氧化硅(SONOS)闪速存储器”(2TSONOSFlashMemory)(申请号：62/143,143)的美国临时专利申请的优先权，其全部内容通过引用并入此处。
本专利技术的示例性实施例总体涉及半导体和集成电路领域，更具体地涉及存储器和存储器件。
技术介绍
传统的闪速存储器可包括氧化硅氮氧化硅(SONOS)单元，该单元具有防止过擦除和漏极电压干扰的一个双晶体管(2T)结构。然而，在编程期间，所述单元的沟道必须维持一个5伏的穿通电压，并由此所述常规2TSONOS单元的沟道长度不能按比例缩小到一个设定极限以下。例如，所述2TSONOS单元，可以使用沟道热空穴感测热电子(CHHIHE)注入对其进行编程。在这种类型的编程期间，该单元的漏极到源极电压(VDS)通常被设置为5伏，以产生高沟道电流。通常，使用大的一个大电荷泵电路来产生该高沟道电流。这增加了管芯尺寸和成本，并且特别不适合于较低密度的应用。所述VDS要求也显着地限制了所述单元的沟道长度的可伸缩性，从而限制了整体阵列的尺寸。2TSONOS单元也可以使用带间隧穿(BTBT)注入对其进行编程。在这种类型的编程中，该单元的VDS也是5伏。再次，该高VDS要求显着限制了单元的沟道长度的可伸缩性。因此，传统闪速存储器的总体尺寸由任何所需的电荷泵电路的尺寸和2TSONOS单元的可伸缩性来确定。结果，总体尺寸不能降低到低于支持单元所需沟道长度所必需的尺寸。因此，期望这样一种闪速存储器：利用双晶体管存储器单元，并且克服了常规闪速存储器带有的可伸缩性问题。
技术实现思路
在各种示例性实施例中，公开了一种包括双晶体管存储器单元的一种新型闪速存储器。该存储器单元可以是SONOS单元或浮置栅极单元。此外，公开了几种新颖的编程偏置条件，其在编程期间降低单元的穿通电压，并且由此允许沟道长度显着减小的单元(相比常规电路)。一方面，一种装置包括：一个控制栅极晶体管，其具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区上的一个控制栅极。所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm。该装置还包括一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区。所述选择栅极晶体管的一个漏极侧共享所述源极扩散区。位于所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度也小于90nm。在另一方面，提供了一种用于操作形成闪速存储器阵列的多个存储单元的方法。每个存储单元包括一个选择栅极晶体管和一个控制栅极晶体管，并且每个晶体管包括长度小于90nm的一个沟道区。该方法包括：设置一个N阱偏置电平；设置基于所述N阱偏置电平的一个位线电压，以在所述控制栅极晶体管的一个漏极区中产生电子/空穴对；促使所述选择栅极晶体管能够将一个电压传到所述控制栅极晶体管的一个源极扩散区，促使一个穿通电流能够在所述控制栅极晶体管的所述沟道区中流动。该方法还包括：设置所述控制栅极晶体管的一个栅极电压，以使用热电子辅助穿通(PAHE)注入将电子注入所述控制栅极晶体管的一个电荷捕获层。从下面详细描述、附图和权利要求中，本专利技术的其他特征和益处将变得显而易见。附图说明从下文给出的详细描述和本专利技术的各种实施例的附图，将更充分地理解本专利技术的示例性实施例，然而本专利技术的各种实施例不应将本专利技术限制于具体实施例，而是用于解释和理解。图1示出了根据本专利技术的利用一个示例性2T存储器单元结构的一个闪速存储器阵列的一个示例性实施例；图2示出了根据本专利技术的一个2T单元结构的一个示例性实施例；图3示出了根据本专利技术的一个2T单元结构的一个示例性实施例；图4示出了根据本专利技术的一个2T单元结构的一个示例性实施例；图5示出了根据本专利技术的一个2T单元结构的一个示例性实施例；图6示出了对图2所示的所述新型存储器单元结构进行编程的编程偏置条件的一个示例性实施例；图7示出了对图3所示的所述新型存储器单元结构进行编程的编程偏置条件的一个示例性实施例；图8示出了根据本专利技术的编程条件的一个示例性实施例；图9示出了根据本专利技术的编程条件的一个示例性实施例；图10示出了根据本专利技术可以应用于图4所示的所述实施例的编程偏置条件的一个示例性实施例；图11示出了根据本专利技术可以应用于图5所示的所述实施例的编程偏置条件的另一个示例性实施例；图12-14示出了包括根据本专利技术构造的新型2T存储器单元的阵列的示例性实施例；以及，图15示出了根据本专利技术的用于偏置一个新型存储单元的示例性方法。具体实施方式对于本专利技术的示例性实施例的描述，是在用于提供使用2T存储器单元(例如SONOS单元或浮置栅极单元)的一种新颖闪速存储器的过程、设备、方法和装置的上下文中。本领域普通技术人员应理解到以下详细描述仅是示例性的，而不是意图以任何方式进行限制。受益于本公开的技术人员容易获得本专利技术的其它实施例的暗示。现在将详细引用如附图所示的本专利技术的示例性实施例的实施方式。在整个附图和以下详细描述中，将使用相同的附图标记(或数字)来指代相同或相似的部分。应当注意，示例性实施例不限于SONOS单元，也可以应用于任何其他类型的电荷捕获单元。为了实现使用SONOS或其他电荷捕获型单元的低成本、高灵活性的闪速存储器，示例性实施例公开了新颖的阵列和新颖的操作条件。这些实施例和条件促成阵列尺寸的减小，同时仍然执行正常的闪速存储器操作。图1示出了根据本专利技术的利用一个示例性的2T存储单元结构的闪速存储器的一个闪速存储器阵列100的一个示例性实施例。例如，所述存储器阵列100被构造为“NOR”阵列，其中多个位线(BL)共享一个公共源极线(SL)。所述存储器阵列100包括2T存储器单元，例如使用由控制器104产生的控制信号来编程、擦除和读取的存储器单元102。例如，在一个示例性实施例中，所述存储器单元包括2TSONOS单元或双晶体管浮置栅极单元。所述控制器104包括一个中央处理器(CPU)、处理器、状态机、离散逻辑、RAM、ROM和/或任何其它合适的硬件中的至少一个。在操作期间，所述控制器104输出选择栅极(SG)106控制信号、控制栅极(CG)108控制信号和源极线(SL)110控制信号，这些被耦合到所述存储器阵列。多个位线(SL)112在所述存储器阵列和所述控制器104之间传送数据。所述控制器104还输出耦合到所述存储器单元的一个N阱偏置电压114。因此，所述控制器104使用所述各种控制和偏置信号来向所述存储器单元存储和检索数据。在一个示例性实施例中，所述存储器单元包括一个选择栅极晶体管和一个控制栅极晶体管。所述控制栅极晶体管，例如晶体管116，充当存储电荷的一个存储单元。所述控制栅极晶体管包括用于存储电荷的一个电荷捕获层或一个浮置栅极中之一。在一个示例性实施例中，所述控制栅极晶体管被构造为具有一个短沟道长度(相比闪速存储器中使用的常规存储器单元)。例如，在一个示例性实施例中，所述沟道长度小于90nm，并且可以短至10nm。所述短沟道长度导致较小的器件尺寸，因此导致较小的存储器阵列。所述短沟道长度还导致用于编程、擦除和读取存储器单元的较低偏置电本文档来自技高网...

【技术保护点】
一种装置，包括：一个控制栅极晶体管，具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区的一个控制栅极，其中在所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm；以及，一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区，其中所述选择栅极晶体管的一个漏极侧共享所述源极扩散区，其中在所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度小于90nm。

【技术特征摘要】
【国外来华专利技术】2015.04.05 US 62/143,1431.一种装置，包括：一个控制栅极晶体管，具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区的一个控制栅极，其中在所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm；以及，一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区，其中所述选择栅极晶体管的一个漏极侧共享所述源极扩散区，其中在所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度小于90nm。2.根据权利要求1的所述装置，其中位于所述源极和漏极扩散区之间的所述N阱的所述沟道区的长度为60-90nm。3.根据权利要求1的所述装置，其中所述选择源极扩散区和所述源极扩散区之间的所述N阱的所述沟道区的长度为60-90nm。4.根据权利要求1的所述装置，其中位于所述源极和漏极扩散区之间的所述N阱的所述沟道区与位于所述选择源极扩散区与所述源极扩散区之间的所述N阱的所述沟道区的长度小于30nm。5.根据权利要求1的所述装置，其中所述电荷捕获区包括一个氧化物-氮化物-氧化物(ONO)层。6.根据权利要求1的所述装置，其中所述电荷捕获区包括一个浮置栅极层。7.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管包括沟道金属氧化物半导体(PMOS)器件。8.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管包括N型金属-氧化物-半导体(NMOS)器件。9.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管形成一个闪速存储器储单元。10.根据权利要求9的所述装置，还包括一个控制器，其与所述闪速存储器单元通信控制栅极(CG)、选择栅极(SG)、位线(BL)、源极线(SL)和N阱(NW)信号。11.根据权利要求10的所述装置，其中所述控制器控制所述CG、SG、BL、SL和NW信号，以使用带间隧穿(BTBT)注入对所述闪速存储器单元进行编程。12.根据权利要求11的所述装置，其特征在于：所述控制器设定编程偏置条件以使用所述BTBT注入对所述闪速存储器单元进行编程，并且其中所述编程偏置条件包括(SL＝VDD)、(BL＝0伏)、(SG＝VDD)、(N阱＝5伏)，和(CG＝5伏)。13.根据权利要求11的所述装置，其中所述控制器控制所述CG、SG、BL、SL和NW信号，以在所述带间...

【专利技术属性】
技术研发人员：许富菖，
申请(专利权)人：NEO半导体公司，
类型：发明
国别省市：美国,US