用于NAND闪速存储器的方法和装置制造方法及图纸

公开了用于NAND闪速存储器的方法和装置。在实施例中，提供了一种用于对NAND闪速存储器进行编程的方法，包括：在字线上设置编程条件，以设置与多个位线相关联的多个存储单元的编程；以及顺序地启用位线选择栅极，以将数据从页缓冲器加载到存储器的多个位线。在各个位线加载有所选数据之后，停用相关联的位线选择栅极，使得使用位线电容将所选数据维持在位线上。该方法还包括：在所有位线被加载有数据之后等待编程间隔完成，以对与多个位线相关联的多个存储单元进行编程。所述多个存储单元的至少一部分是同时编程的。少一部分是同时编程的。

【技术实现步骤摘要】
【国外来华专利技术】用于NAND闪速存储器的方法和装置
[0001]相关申请的交叉引用
[0002]本申请要求于2018年11月18日提交的标题为“NAND闪存存储器读取和写入操作(NAND Flash Memory Read and Write Operations)”的美国临时专利申请号为62/768,979的、于2018年11月20日提交的标题为“NAND闪存存储器读取和写入操作(NAND Flash Memory Read and Write Operations)”的美国临时专利申请号为62/770,150的、于2018年11月30日提交的标题为“NAND闪存存储器读取和写入操作(NAND Flash Memory Read and Write Operations)”的美国临时专利申请号为62/774,128的、于2018年12月20日提交的标题为“NAND闪存存储器读取和写入操作(NAND Flash Memory Read and Write Operations)”的美国临时专利申请号为62/783,199的、以及于2019年1月31日提交的标题为“NAND闪存存储器读取和写入操作(NAND Flash Memory Read and Write Operations)”的美国临时专利申请号为62/799,669的根据35U.S.C.
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119的权益，以引证的方式将所有这些美国临时专利申请全文并入文本。


[0003]本专利技术的示例性实施例总体上涉及半导体和集成电路领域，更具体地，涉及NAND闪速存储器(flash memory)的设计和操作。

技术介绍

[0004]存储设备广泛用于工业和消费电子产品中。在许多情况下，存储器的限制影响例如移动电话的工业或消费设备的尺寸、性能或成本。
[0005]在许多设备中使用的一种类型的存储器被称为NAND闪速存储器。这种类型的存储器被组织成一个或多个区块，并且各个区块包括由字线和位线访问的存储单元串。利用耦合到位线的页缓冲器将数据编程在存储单元中或从存储单元读取。在典型的NAND闪速存储器中，一次可以编程或读取的位线的数量等于页缓冲器的数量。这被称为“页编程”或“页读取”。增加页缓冲器的数量可以增加数据读/写吞吐量，以增强存储性能。然而，页缓冲器的电路尺寸相当大。它通常占据存储器的管芯尺寸的大约20％。因此，页缓冲器的典型数量被限制在16Kb到64KB的范围内，这限制了NAND闪速存储器的读/写性能。

技术实现思路

[0006]在各种示例性实施例中，提供了与二维(2D)或三维(3D)NAND存储器阵列一起使用的NAND闪速存储器架构和方法。这些实施例也可以应用于单层单元(Single
‑
Level Cell，SLC)、多层单元(Multi
‑
Level Cell，MLC)、三层单元(Triple
‑
Level Cell，TLC)、四层单元(Quad
‑
Level Cell，QLC)或每单元任意数量位的技术。
[0007]在实施例中，NAND架构包括位线选择栅极，该位线选择栅极将页缓冲器连接到大量位线，以增加读/写吞吐量。在另一实施例中，位线选择栅极将页缓冲器耦合到非相邻的位线，以缓解电容耦合。在其它实施例中，使用额外的旁通栅极和数据寄存器来增强NAND存
储器的操作。在另一些实施例中，提供了致使性能提高的新颖的编程和读取操作。
[0008]在实施例中，提供了一种用于对NAND闪速存储器进行编程的方法，包括：在字线上设置编程条件，以设置与多个位线相关联的多个存储单元的编程；以及顺序地启用位线选择栅极，以将数据从页缓冲器加载到存储器的多个位线。在每个位线加载有所选数据之后，停用相关联的位线选择栅极，使得使用位线电容将所选数据维持在位线上。该方法还包括：在所有位线被加载有数据之后等待编程间隔完成，以对与多个位线相关联的多个存储单元进行编程。所述多个存储单元的至少一部分是同时编程的。
[0009]在实施例中，提供了一种NAND闪速存储器，包括：具有多个位线和多个字线的存储器阵列、存储待写入到存储器阵列的数据或从存储器阵列读取的数据的页缓冲器。页缓冲器包括多个数据线，并被配置成同时对存储器阵列的多个单元串中的存储单元进行编程。存储器还包括位线选择栅极，其选择性地将页缓冲器的每个数据线连接到存储器阵列的两个或更多个位线。
[0010]本专利技术的另外特征和益处将从下面阐述的详细描述、附图和权利要求中变得明了。
附图说明
[0011]从下面给出的详细描述和本专利技术的各种实施例的附图中，将更全面地理解本专利技术的示例性实施例，然而，不应将其视为将本专利技术限制于特定实施例，而仅用于解释和理解。
[0012]图1A示出了根据本专利技术实施例的NAND闪速存储器架构的示例性框图。
[0013]图1B示出了根据本专利技术实施例构造的NAND闪速存储器架构的另一实施例。
[0014]图1C示出了常规3D NAND闪速存储单元阵列和页缓冲器的详细实施例。
[0015]图1D示出了3D NAND存储器阵列的常规结构的配置。
[0016]图1E示出了根据本专利技术的阵列结构的实施例。
[0017]图1F示出了根据本专利技术的3D阵列结构的实施例。
[0018]图2A示出了根据本专利技术实施例的页缓冲器和位线选择栅极配置的实施例。
[0019]图2B示出了根据本专利技术实施例的页缓冲器配置的另一实施例。
[0020]图2C至图2E示出了例示根据本专利技术的位线选择栅极的实施例。
[0021]图3A至图3B示出了页缓冲器电路的实施例。
[0022]图4A至图4D示出了根据本专利技术的页缓冲器和位线选择栅极的操作。
[0023]图5A至图5E示出了根据本专利技术的用于多页编程的示例性波形。
[0024]图6A至图6C示出了根据本专利技术实施例的多页读取操作。
[0025]图6D示出了根据本专利技术的电路的另一示例性实施例。
[0026]图7A至图7D示出了根据本专利技术的读取操作波形的实施例。
[0027]图8A至图8C示出了编程和编程验证操作的实施例。
[0028]图9A至图9D示出了被分成子阵列的NAND闪速存储器阵列架构。
[0029]图10A至图10E示出了根据本专利技术的3D阵列架构的实施例。
[0030]图11A示出了根据本专利技术的3D阵列的实施例，其中位线被用作临时数据存储。
[0031]图12A至图12B示出了根据本专利技术的提供SLC和TLC编程的3D阵列的实施例。
[0032]图13示出了例示位线到位线电容的NAND闪速存储器阵列的实施例。
[0033]图14示出了具有用于防止位线耦合的位线屏蔽的阵列。
[0034]图15A至图15B示出了用于缓解位线到位线耦合的电路和对应波形的另一实施例。
[0035]图16示出了解决如参考图15本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于对NAND闪速存储器进行编程的方法，其中，所述NAND闪速存储器包括存储器阵列，所述存储器阵列具有使用位线和字线访问的存储单元串，所述方法包括：在所述字线上设置编程条件，以设置与多个位线相关联的多个存储单元的编程；顺序地启用位线选择栅极，以将数据从页缓冲器加载到所述存储器的所述多个位线，其中，在每个位线加载有所选数据之后，停用相关联的位线选择栅极，使得使用位线电容将所述所选数据维持在所述位线上；以及在所有所述位线被加载有数据之后等待编程间隔完成，以对与所述多个位线相关联的所述多个存储单元进行编程，其中，所述多个存储单元的至少一部分是同时编程的。2.根据权利要求1所述的方法，其特征在于，在所述设置操作之前，执行操作：启用位线选择栅极，以将预上电电压加载到所述存储器的多个位线；以及在所述设置操作之后，执行操作：停用所述位线选择栅极，以使用与每个位线相关联的位线电容将所述预上电电压存储在所述多个位线中。3.一种用于对NAND闪速存储器进行编程的方法，其中，所述NAND闪速存储器包括存储器阵列，所述存储器阵列具有使用位线和字线访问的存储单元串的存储器阵列，所述方法包括：顺序地启用位线选择栅极，以将数据从页缓冲器加载到所述存储器的多个位线，其中，在每个位线加载有所选数据之后，停用相关联的位线选择栅极，使得使用位线电容将所述所选数据维持在所述位线上；在所述字线上设置编程条件，以设置与所述多个位线相关联的多个存储单元的编程；以及在所有所述位线被加载有数据之后等待编程间隔完成，以对与所述多个位线相关联的所选存储单元进行编程，其中，所述位线的至少一部分是同时编程的。4.一种用于读取NAND闪速存储器的方法，其中，所述NAND闪速存储器包括存储器阵列，所述存储器阵列具有使用位线和字线访问的存储单元串，所述方法包括：在所述字线和源极线上设置读取条件，以设置与多个位线相关联的多个存储单元的读取；启用位线选择栅极，以将预上电电压加载到所述存储器的所述多个位线，并且在所述启用操作之后，停用所述位线选择栅极，以使用与每个位线相关联的位线电容将所述预上电电压存储在所述多个位线中，其中，所述预上电电压不同于源极线电压；在所有所选存储单元处于接通状态之后，等待放电间隔完成，以将所述相关联位线放电到预定电压或预定电流电平，其中，所述位线的至少一部分是同时放电的；顺序地启用所述位线选择栅极，以将所述相关联的位线耦合到读出电路，该读出电路执行所述位线的电压或电流电平的读出，以确定数据；将所述数据锁存...

【专利技术属性】
技术研发人员：许富菖，
申请(专利权)人：NEO半导体公司，
类型：发明
国别省市：