SONOS字节可擦除的EEPROM制造技术

本文件公开了一种SONOS字节可擦除的EEPROM。一方面，设备包括多个形成EEPROM存储器阵列的SONOS存储单元。该设备还包括产生偏置电压以对存储单元进行编程和擦除的控制器。控制器当编程所选择的存储单元时执行刷新操作，以减少未选择的存储单元的写入干扰，从而防止数据丢失。

【技术实现步骤摘要】
【国外来华专利技术】SONOS字节可擦除的EEPROM
本专利技术的示例性实施例一般涉及半导体和集成电路领域，更具体地涉及存储器和存储装置。
技术介绍
基于浮栅隧道氧化物(FLOTOX)技术的传统字节可擦除EEPROM具有许多重大缺点。首先，单元尺寸非常大。其次，制造浮栅需要进行许多工艺步骤。第三，工作电压(例如15V)非常高，并且导致单元通道长度非常长。而且，需要额外的工艺步骤来形成高电压装置，以产生高工作电压。第四，该技术不是基于逻辑过程。在逻辑过程中可能需要7-9个额外的掩模层，这显著增加了用于嵌入式存储器应用的最终芯片成本。最近，基于使用诸如SONOS(硅-氧化物-氮化物-氧化物-硅)的电荷捕获层的另一种非易失性存储器技术，因其更便宜的工艺和逻辑兼容性等优点而变得流行。与浮栅技术相比，SONOS技术在逻辑过程中只需要2-3个额外的掩模，并且可以容易地集成到标准逻辑工艺中。这显著降低了芯片的制造成本。因此，SONOS比浮栅更有吸引力，特别是在嵌入式存储器应用中。然而，典型的SONOS单元仅用于闪存(也称为闪EEPROM)，而不是EEPROM(也称为“字节可擦除的”EEPROM)。闪存擦除以大块或扇区大小的单元，因此仅适用于存储系统程序。当存储数据甚至一个数据项时，闪存对整个数据块进行操作，这是非常慢的。因此，闪存可能不适合于数据存储。对于需要数据密集型操作，如SIM卡、银行卡和安全卡的应用程序，数据需要存储在“字节可擦除的”EEPROM中。在这种类型的EEPROM中，所选择的字节的数据被擦除，然后用新数据编程。此操作需要一种机制来防止在擦除或编程所选择的单元时由于“擦除干扰”或“编程干扰”而导致未选择的单元中的数据错误。字节可擦除的EEPROM的存储单元与字线(WL)和位线(BL)连接。在擦除和编程操作期间，当高电压被施加到所选择的单元的WL和BL时，电压也可影响共享相同WL和BL的未选择的单元。为防止未选择的单元被擦除或编程，“禁止”电压被施加到未选择的WL和BL，以减少未选择的单元的电场，从而防止未选择的单元被擦除或编程。然而，即使施加了禁止电压，当执行更多的读取和编程操作被执行时，未选择的单元的数据可能随时间逐渐改变。这也被称为“写入干扰”。对于闪存，整个块的数据被擦除然后被编程，使得单元的总干扰时间等于编程整个块的时间。因此，干扰时间被限制。然而，对于字节可擦除的EEPROM，由于每个字节可以独立擦除和编程大量次数，例如10,000次，未选择的单元的干扰时间将累积。这个累积的干扰时间可导致未选择的单元的数据被改变。因此，期望具有利用SONOS单元并克服写入干扰的问题的字节可擦除的EEPROM。
技术实现思路
在各种示例性实施例中，公开了一种新颖的基于SONOS的字节可擦除的EEPROM阵列和相关联的操作，该操作克服了写入干扰的问题。该单元可以使用标准CMOS逻辑工艺制造，从而降低用于嵌入式存储器应用的成本。在一个方面，一种设备包括多个形成EEPROM存储器阵列的SONOS存储单元。该设备还包括控制器，该控制器产生偏置电压，以对存储单元进行编程和擦除。对所选择的存储单元进行编程时，控制器执行刷新操作，以减少未选择的存储单元的写入干扰，从而防止数据丢失。另一方面，提供一种用于操作多个形成EEPROM存储器阵列的SONOS存储单元的方法。SONOS存储单元形成在单个N阱上。该方法包括从存储单元的选定页面上读取原始数据，并将原始数据加载到页面缓冲器中。该方法还包括将新数据加载到页面缓冲器中以覆盖原始数据，并且在禁止未选择的单元的同时对所选择的单元执行擦除操作。该方法还包括使用在页面缓冲器中的更新数据，对存储单元所选择的页面进行编程，以更新所选择的单元并刷新未选择的单元。下面列出的详细描述、附图和权利要求，将使本专利技术的附加特征和益处变得显而易见。附图说明下面给出的详细描述和本专利技术的各种实施例的附图，将有助于更充分地理解本专利技术的示例性实施例，然而，其不应将本专利技术限制于具体实施例，而应仅仅用于解释和理解。图1显示了用于使用字节可擦除的EEPROM的PMOSSONOS单元结构的示例性实施例；图2显示了使用图1所示的PMOSSONOS单元结构形成的字节可擦除的EEPROM阵列的示例性实施例；图3-5显示了图示与图2所示的字节可擦除的EEPROM阵列一起使用的擦除偏置条件的示例性实施例的表；图6-10显示了图示与图2所示的阵列字节可擦除的EEPROM一起使用的程序偏置条件的示例性实施例的表；图11显示了一种用于提供与图2所示的字节可擦除的EEPROM一起使用的刷新操作的方法的示例性实施例；图12显示了一种用于提供与图2所示的字节可擦除的EEPROM一起使用的刷新操作的方法的示例性实施例；图13显示了在重复擦除和编程周期期间比较具有和不具有示例性刷新操作的单元的Vt的示例性图表；图14显示了根据本专利技术使用NMOSSONOS单元的字节可擦除的EEPROM的示例性实施例；图15-17显示了使用FN隧穿的擦除偏置条件的示例性实施例；图18显示了使用BTBT的程序偏置条件的示例性实施例；图19-20显示了使用“穿通辅助热孔(PAHH)”注入的程序偏置条件的另一示例性实施例；图21-22显示了使用“通道热孔注入(CHHI)”将热空穴注入到单元的电荷捕获层中的程序偏置条件的另一示例性实施例；图23-24显示了根据本专利技术构造的PMOS阵列和NMOS阵列的示例性实施例；图25显示了利用浮栅PMOS单元实现的阵列的示例性实施例；图26显示了利用浮栅NMOS单元实现的阵列的示例性实施例；图27A显示了根据本专利技术的阵列的示例性实施例，其中所述单元包括双晶体管(2T)结构；图27B显示了图27A的阵列的示例性擦除偏置条件；图28A显示了根据本专利技术的阵列的另一示例性实施例，其中单元位于分离的N阱中；图28B显示了图28A的阵列的示例性擦除偏置条件；图29A显示了根据本专利技术的阵列的另一示例性实施例，其中阵列具有连接到每个字节单元的栅极附加通过栅极；图29B显示了图29A的阵列的示例性擦除偏置条件；图30A显示了根据本专利技术的阵列的另一示例性实施例，其中阵列具有连接到每个字节单元的栅极附加通过栅极；图30B显示了图30A的阵列的示例性擦除偏置条件；图31A显示了根据本专利技术的阵列的另一示例性实施例，其中阵列具有附加的SL选择栅极；图31B显示了图31A的阵列的示例性擦除偏置条件；图31C显示了图31A所示的SL选择栅极的示例性布局；图32A显示了根据本专利技术的阵列的另一示例性实施例；图33A显示了使用NMOS单元的阵列的示例性实施例；图33B显示了图33A所示的实施例的示例性擦除偏置条件；图34A显示了使用NMOS单元的阵列的另一示例性实施例；图34B显示了图34A所示的实施例的示例性擦除偏置条件；图35A显示了使用NMOS单元的阵列的另一示例性实施例；图35B显示了图35A所示的实施例的示例性擦除偏置条件；图36A显示了使用NMOS单元的阵列的另一示例性实施例；图36B显示了图36A所示的实施例的示例性擦除偏置条件；图37A显示了使用NMOS单元的阵列的另一示例性实施例；图37B显示了图37A所示的实施例的示例性擦除偏置条件；以及，图38显示了使用NMOS本文档来自技高网...

【技术保护点】
一种设备，包括：形成EEPROM存储器阵列的多个SONOS存储单元；以及控制器，所述控制器产生偏置电压以编程和擦除存储单元，其中所述控制器在编程所选择的存储单元时执行刷新操作，以减少对未选择的存储单元的写入干扰，从而防止数据丢失。

【技术特征摘要】
【国外来华专利技术】2015.03.21 US 62/136,500;2015.04.05 US 62/143,1181.一种设备，包括：形成EEPROM存储器阵列的多个SONOS存储单元；以及控制器，所述控制器产生偏置电压以编程和擦除存储单元，其中所述控制器在编程所选择的存储单元时执行刷新操作，以减少对未选择的存储单元的写入干扰，从而防止数据丢失。2.根据权利要求1所述的设备，其中所述存储器阵列包括在单个N阱上形成的SONOS存储单元。3.根据权利要求1所述的设备，其中所述的每个SONOS存储单元包括：三个晶体管，包括具有控制栅极(CG)的存储晶体管；第一晶体管，所述第一晶体管耦合到所述存储晶体管的漏极侧，并具有漏极选择栅极(DSG)；以及第二晶体管，所述第二晶体管耦合到所述存储晶体管的源极侧并具有源极选择栅极(SSG)。4.根据权利要求3所述的设备，其中所述存储晶体管包括电荷捕获层，所述电荷捕获层包含用于存储电荷的氧化物-氮化物-氧化物(ONO)层。5.根据权利要求1所述的设备，其中所述存储单元被分组成段，并且其中每个段包括所选择的数量的位线，并且所述位线中的每个耦合到所述段的选定数量的所述存储单元。6.根据权利要求5所述的设备，还包括耦合到所述控制器和所述存储器阵列的字线(WL)寄存器、位线(BL)寄存器和源极线(SL)寄存器。7.根据权利要求6所述的设备，其中所述控制器控制所述WL寄存器以：输出耦合到所述DSG的漏极选择信号；输出耦合到所述CG的控制栅极信号；以及，输出耦合到所述SSG的源极选择信号。8.根据权利要求7所述的设备，其中，所述控制器控制所述WL寄存器、所述BL寄存器和所述SL寄存器，以使用从包括源极线偏置条件、位线偏置条件，带-至-带隧穿(BTBT)偏置条件、击穿透辅助热电子(PAHE)偏置条件和通道热电子(CHE)偏置条件的组合中选择的偏置条件来擦除和编程所选择的存储单元的所述存储晶体管。9.根据权利要求8所述的设备，其中所述控制器为所选择的单元设置所述源极线偏置条件，使得其偏置条件为(CG＝-5伏特，DSG＝5伏特，SSG＝-1伏特，位线是浮动的，SL＝5伏特，NW＝5伏特)，并且其中所述控制器为未选择的单元设置源极偏置条件，使得其偏置条件为(CG＝5伏特，DSG＝5伏特，SSG＝5伏特，位线是浮动的，SL＝0伏特)。10.根据权利要求8所述的设备，其中所述控制器为所选择的单元设置所述位线偏置条件，使得其偏置条件为(CG＝-5伏特，DSG＝-1伏特，SSG＝5伏特，位线＝5伏特，SL是浮动的，NW＝5伏特)，并且其中所述控制器为未选择的单元设置位线偏置条件，使得其偏置条件为(CG＝5伏特，DSG＝5伏特，SSG＝5伏特，位线＝0伏特，SL是...

【专利技术属性】
技术研发人员：许富菖，
申请(专利权)人：NEO半导体公司，
类型：发明
国别省市：美国,US