高速字线解码器和电平移位器制造技术

提供了包括将地址解码成多个经解码信号以用于从多个字线中选择要被断言的字线的行解码器的存储器。每一字线通过处理经解码信号的解码器电平移位器来驱动。每一解码器电平移位器对应于经解码信号的唯一性组合。行解码器处于逻辑功率域中，使得经解码信号被断言到逻辑供电电压。在解码器电平移位器的唯一性的经解码信号组合由行解码器断言时，解码器电平移位器用存储器功率域的存储器供电电压来驱动对应的字线。

【技术实现步骤摘要】
【国外来华专利技术】高速字线解码器和电平移位器相关申请的交叉引用本申请要求2016年3月15日提交的美国专利申请No.15/070,963和2015年3月16日提交的美国临时申请No.62/133,840的权益，它们出于所有目的通过引用整体纳入于此。
本申请涉及存储器，且更具体地涉及用于驱动字线的高速电平解码器和电平移位器。背景随着半导体技术前进到深亚微米时代，呼应于晶体管尺寸的按比例减小，电源电压被按比例降低。例如，现在使用由亚1伏的供电电压来供电的晶体管来制造微处理器。但这些现代系统可能需要与在较高电压域中操作的嵌入式存储器对接。为了节省功率，用于存储器中的字线驱动的地址解码发生在低电压域。所得的经解码字线信号随后必须被电平上移位到存储器的高电压域中使用的高供电电压以驱动所选字线。常规电平移位器100在图1中示出，它可执行输入信号(IN)和用于字线驱动信号的输出信号(OUT)之间的电压电平移位。输入信号驱动NMOS晶体管MN1的栅极。如果输入信号为低(接地或VSS)，则晶体管MN1关断，从而允许节点N1相对于接地浮置。输入信号还驱动倒相器INV，倒相器INV产生经倒相输入信号，经倒相输入信号进而驱动NMOS晶体管MN2的栅极。倒相器INV由提供低电压域供电电压VDDL的供电节点供电。因而，在输入信号为低时，倒相器INV将晶体管MN2的栅极充电至VDDL，这导通晶体管MN2以将节点N2拉至接地。节点N2耦合到PMOS晶体管MP1的栅极，晶体管MP1使其漏极耦合至节点N1。晶体管MP1与PMOS晶体管MP2交叉耦合。输入信号还驱动与晶体管MP1串联的PMOS晶体管MP3的栅极。在输入信号为低时，晶体管MP3和MP1两者将导通，这将节点N1充电至高电压域供电电压VDDH。节点N1驱动耦合到节点N2的晶体管MP2的栅极。晶体管MP2因而在输入信号为低时将关断。使其栅极由经倒相输入信号来驱动的另一PMOS晶体管MP4与晶体管MP3串联。响应于输入信号切换变高至VDDL，晶体管MN1将导通且晶体管MN2将关断。输出节点N2(在输入信号为低时其已被放电)随后必然浮置，直至晶体管MP2可被导通。进而，晶体管MP2不能导通，直至晶体管MN1可使节点N1放电。然而，晶体管MP1仍然暂时导通并尝试保持节点N1充电，这因而对抗晶体管MN1对节点N1的放电。晶体管MP3只是弱导通，因为VDDL实效上是相对于VDDH而言的弱零。晶体管MP3因而通过约束去往晶体管MP1的电荷流来在使节点N1放电方面辅助晶体管MN1。一旦节点N1被放电，晶体管MP2将导通。因为晶体管MP4由于经倒相输入信号被驱动为低而已经导通，所以晶体管MP2的导通将把输出信号充电至VDDH。在经倒相信号响应于输入信号转变为低而被驱动至VDDL时，晶体管MN2和MP2之间发生类似对抗。电平移位器100中的NMOS和PMOS晶体管之间的这一相争由于NMOS/PMOS对抗期间招致的延迟而不利地影响存储器定时。在较高操作速度处，用于字线的这样的常规电平移位引入过多延迟。相应地，存在对在字线驱动信号从低电压域转变到高电压域时对字线驱动信号具有经改进电平移位速度的经改进存储器设计的需求。概述提供了包括根据由行解码器解码的地址来选择的多个字线的存储器。行解码器将地址解码成多个经解码信号。每一经解码信号对应于该地址内的对应比特群的解码。每一字线被指派经解码信号的唯一性组合或集合。行解码器对地址的解码将断言这些集合中的仅一个集合，这取决于哪个字线要被该地址选择。因而，在字线的经解码信号集被断言时，其余经解码信号集中没有一者将被断言。每一字线由用于确定其经解码信号集是否被断言的对应解码器电平移位器来驱动。如果该集合被断言，则解码器电平移位器将对应的字线驱动至存储器功率域的存储器供电电压。与之形成对比的是，行解码器处于由逻辑供电电压供电的逻辑功率域中。经解码信号因而被断言到逻辑供电电压，而非被断言到存储器供电电压。为消除常规电平移位中相关于字线驱动的延迟和功率损耗，每一解码器电平移位器包括响应于该解码器电平移位器的经解码信号集全部被断言到逻辑供电电压来使字线驱动器节点放电的第一逻辑门(诸如NAND门)。存储器功率域倒相器响应于字线驱动器节点的放电来将字线驱动器节点电压倒相以将对应的字线驱动至存储器供电电压。第一逻辑门通过开关耦合到提供存储器供电电压的存储器供电节点。第二逻辑门(诸如NOR门)处理复位信号和字线驱动器节点电压以控制开关。复位信号可包括该集合中的经解码信号中用于该解码器电平移位器的那个经解码信号的补信号。复位信号因而在该集合中的所有经解码信号被断言时被放电。响应于字线驱动器节点电压的放电和复位信号，第二逻辑门关断该开关。相反，第二逻辑门响应于复位信号被断言且经解码信号集被解除断言至接地来驱动该开关导通。第一和第二逻辑门的组合造成改进相当大的存储器操作速度和降低的功耗。例如，在解码器电平移位器断言其字线时没有PMOS/NMOS对抗。与之形成对比的是，用于字线的常规电平移位器在其断言它的字线时将招致这样的PMOS/NMOS对抗。可参考对示例实施例的以下详细描述更好地领会这些以及附加的有利特征。附图简要说明图1是常规字线电平移位器的电路图。图2A是根据本公开的一方面的存储器的框图。图2B是根据本公开的一方面的图2A的存储器中的解码器电平移位器的示意图。图3是根据本公开的一方面的图2B的解码器电平移位器的更详细示意图。图4是根据本公开的一方面的包括解码器电平移位器的存储器的操作方法的流程图。本公开的各实施例及其优点通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。详细描述提供了也充当电平移位器的字线解码器以提高存储器操作速度。图2A中示出了包括多个字线(WL)的示例性存储器200。在存储器200中，存在范围从第一字线(WL-1)到最终字线(WL-256)的两百五十六条字线。然而，将领会，在替换实现中，字线的数目可大于或小于256。8比特地址203因而足够用于选择这256条字线中的任一者。地址203范围从第一地址比特A1到最后地址比特A8。逻辑功率域行解码器202解码地址203。逻辑功率域由逻辑供电电压VDDL供电。行解码器202因而耦合到供应逻辑供电电压VDDL的逻辑域供电节点。与行解码器202相反，多个解码器电平移位器201处于由异于逻辑供电电压VDDL的存储器供电电压VDDH供电的存储器功率域内。一般而言，逻辑供电电压VDDL和存储器供电电压VDDH的相对电平将取决于包括存储器200的集成电路的操作模式。要是逻辑功率域处于高功率模式而存储器功率域处于低功率操作模式中，则逻辑供电电压VDDL就可高于存储器供电电压。相反，要是逻辑功率域处于待机或低功率操作模式中，则存储器供电电压VDDH可高于逻辑供电电压VDDL。一般而言，逻辑供电电压VDDL通常低于存储器供电电压VDDH，所以以下讨论将假定存储器供电电压VDDH的确大于逻辑供电电压VDDL。然而，将领会，本文公开的电平移位也适用于相对于驱动字线在振幅上的电平下移位。对于相对宽的地址(诸如地址203)的解码，将整个地址解码成个体地对应于每一字线的单个经解码信号是相当低效本文档来自技高网...

【技术保护点】
一种电路，包括：第一逻辑门，其配置成响应于第一多个经解码信号的断言使字线驱动器节点放电到第一供电电压；字线；由第二供电电压供电的倒相器，其中所述倒相器被配置成将所述字线驱动器节点的电压倒相成用于所述字线的字线电压；开关，所述开关耦合在所述第一逻辑门的供电输入节点与所述第二供电电压的供电节点之间；以及第二逻辑门，其被配置成响应于所述字线驱动器节点的放电和所述第一多个经解码信号中的经解码信号之一的补信号来关断所述开关。

【技术特征摘要】
【国外来华专利技术】2015.03.16 US 62/133,840;2016.03.15 US 15/070,9631.一种电路，包括：第一逻辑门，其配置成响应于第一多个经解码信号的断言使字线驱动器节点放电到第一供电电压；字线；由第二供电电压供电的倒相器，其中所述倒相器被配置成将所述字线驱动器节点的电压倒相成用于所述字线的字线电压；开关，所述开关耦合在所述第一逻辑门的供电输入节点与所述第二供电电压的供电节点之间；以及第二逻辑门，其被配置成响应于所述字线驱动器节点的放电和所述第一多个经解码信号中的经解码信号之一的补信号来关断所述开关。2.如权利要求1所述的电路，其特征在于，所述第一逻辑门包括NAND门。3.如权利要求2所述的电路，其特征在于，所述NAND门包括与所述第一多个经解码信号相对应的第一多个PMOS晶体管，其中所述第一多个PMOS晶体管中的每一PMOS晶体管包括耦合到所述供电输入节点的源极、耦合到所述字线驱动器节点的漏极以及由对应的经解码信号驱动的栅极。4.如权利要求3所述的电路，其特征在于，所述NAND门进一步包括与所述第一多个经解码信号相对应的第一多个NMOS晶体管，其中所述第一多个NMOS晶体管被串联地布置在所述字线驱动器节点和接地之间，并且其中所述第一多个NMOS晶体管中的每一NMOS晶体管具有由对应的经解码信号驱动的栅极。5.如权利要求1所述的电路，其特征在于，所述第二逻辑门包括由所述第二供电电压供电的NOR门。6.如权利要求5所述的电路，其特征在于，所述开关包括具有耦合到所述供电节点的源极和耦合到所述供电输入节点的漏极的第一PMOS晶体管，并且其中所述NOR门的输出耦合到所述第一PMOS晶体管的栅极。7.如权利要求6所述的电路，其特征在于，所述NOR门包括与第三PMOS晶体管串联的第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述供电节点的源极和耦合到所述第三PMOS晶体管的源极的漏极以及配置成由所述经解码信号之一的补信号来驱动的栅极，所述第三PMOS晶体管具有耦合到所述NOR门的输出的漏极和耦合到所述字线驱动器节点的栅极。8.如权利要求7所述的电路，其特征在于，所述NOR门进一步包括具有耦合到接地的源极并具有耦合到所述字线驱动器节点的栅极且具有耦合到所述NOR门的输出的漏极的第一NMOS晶体管，并且其中所述NOR门进一步包括具有耦合到接地的源极且具有耦合到所述NOR门的输出的漏极以及具有配置成由所述经解码信号之一的补信号来驱动的栅极的第二NMOS晶体管。9.如权利要求1所述的电路，其特征在于，进一步包括：配置成解码多个地址信号以提供所述第一多个经解码信号的行解码器。10.如权利要求9所述的电路...

【专利技术属性】
技术研发人员：C·郑，PH·陈，D·李，S·S·尹，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US