一种移位寄存单元、栅极驱动电路及显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存单元、栅极驱动电路及显示装置，应用于栅极驱动电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，通过各个模块之间的相互配合，使得扫描输出端输出扫描信号至与其连接的栅极线，同时，使得级联输出端输出信号至与其连接的上下级移位寄存单元。将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。

【技术实现步骤摘要】

本专利技术涉及显示
，更为具体的说，涉及一种移位寄存单元、栅极驱动电路及显示装置。
技术介绍
随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的多样性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。
技术实现思路
有鉴于此，本专利技术提供了一种移位寄存单元、栅极驱动电路及显示装置，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。为实现上述目的，本专利技术提供的技术方案如下：一种移位寄存单元，应用于栅极驱动电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，所述输入模块响应于第一控制端的电位而控制第一电压端与所述上拉节点的接通状态，以及，响应于第二控制端的电位而控制第二电压端与所述上拉节点的接通状态，其中，所述第一电压端和所述第二电压端的输出电平极性相反；所述上拉控制模块响应于所述上拉节点的电位而控制第三电压端分别与所述第一下拉节点和所述第二下拉节点的接通状态；所述第一下拉控制模块响应于所述第一下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态，其中，所述第三电压端和所述第四电压端输出电平相同，且所述第三电压端输出电压低于所述第四电压端输出电压；所述第一下拉生成模块响应于第一信号端的电位而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的电位而控制所述第二信号端与所述第一下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述上拉控制模块控制所述第三电压端与所述第一下拉节点接通时，所述第一下拉节点的电位为所述第三电压端的输出电位；所述第二下拉控制模块响应于所述第二下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态；所述第二下拉生成模块响应于所述第二信号端的电位而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的电位而控制所述第一信号端与所述第二下拉节点的接通状态，其中，在所述上拉控制模块控制所述第三电压端与所述第二下拉节点接通时，所述第二下拉节点的电位为所述第三电压端的电位；所述扫描输出模块响应于所述上拉节点的电位而控制时钟信号端与扫描输出端的接通状态；所述级联输出模块响应于所述上拉节点的电位而控制时钟信号端与级联输出端的接通状态；以及，所述电容用于将所述扫描输出端的电位耦合至所述上拉节点。可选的，所述输入模块包括：第一晶体管和第二晶体管；其中，所述第一晶体管的栅极连接至所述第一控制端，所述第一晶体管的第一端连接至所述第一电压端，所述第一晶体管的第二端连接至所述上拉节点；所述第二晶体管的栅极连接至所述第二控制端，所述第二晶体管的第一端连接至所述第二电压端，所述第二晶体管的第二端连接至所述上拉节点。可选的，所述上拉控制模块包括：第三晶体管和第四晶体管；其中，所述第三晶体管和第四晶体管的栅极均连接至所述上拉节点，所述第三晶体管和第四晶体管的第一端均连接至所述第三电压端，所述第三晶体管的第二端连接至所述第一下拉节点，所述第四晶体管的第二端连接至所述第二下拉节点。可选的，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第七晶体管；其中，所述第五晶体管、第六晶体管和第七晶体管的栅极均连接至所述第一下拉节点，所述第五晶体管的第一端连接至所述第四电压端，所述第五晶体管的第二端连接至所述扫描输出端，所述第六晶体管的第一端连接至所述第三电压端，所述第六晶体管的第二端连接至所述上拉节点，所述第七晶体管的第一端连接至所述第三电压端，所述第七晶体管的第二端连接至所述级联输出端。可选的，所述第一下拉生成模块包括：第八晶体管和第九晶体管；其中，所述第八晶体管的栅极连接至所述第一信号端，所述第八晶体管的第一端连接至所述第三电压端，所述第八晶体管的第二端连接至所述第一下拉节点，所述第九晶体管的栅极连接至所述第二信号端，所述第九晶体管的第一端连接至所述第二信号端，所述第九晶体管的第二端连接至所述第一下拉节点。可选的，所述第二下拉控制模块包括：第十晶体管、第十一晶体管和第十二晶体管；其中，所述第十晶体管、第十一晶体管和第十二晶体管的栅极均连接至所述第二下拉节点，所述第十晶体管的第一端连接至所述第四电压端，所述第十晶体管的第二端连接至所述扫描输出端，所述第十一晶体管的第一端连接至所述第三电压端，所述第十一晶体管的第二端连接至所述上拉节点，所述第十二晶体管的第一端连接至所述第三电压端，所述第十二晶体管的第二端连接至所述级联输出端。可选的，所述第二下拉生成模块包括：第十三晶体管和第十四晶体管；其中，所述第十三晶体管的栅极连接至所述第二信号端，所述第十三晶体管的第一端连接至所述第三电压端，所述第十三晶体管的第二端连接至所述第二下拉节点，所述第十四晶体管的栅极连接至所述第一信号端，所述第十四晶体管的第一端连接至所述第一信号端，所述第十四晶体管的第二端连接至所述第二下拉节点。可选的，所述扫描输出模块包括：第十五晶体管，所述第十五晶体管的栅极连接至所述上拉节点，所述第十五晶体管的第一端连接至所述时钟信号端，所述第十五晶体管的第二端连接至所述扫描输出端。可选的，所述级联输出模块包括：第十六晶体管，所述第十六晶体管的栅极连接至所述上拉节点，所述第十六晶体管的第一端连接至所述时钟信号端，所述第十六晶体管的第二端连接至所述级联输出端。可选的，所述第一信号端和第二信号端的电平与所述第三电压端的电平相同时，所述第一信号端和第二信号端输出电压与所述第三电压端输出电压相同。可选的，所述时钟信号端的电平与所述第四电压端的电平相同时，所述时钟信号端输出电压与所述第四电压端输出电压相同。可选的，在所述栅极驱动电路沿第一方向扫描时，所述第一控制端输出开启信号；以及，在所述栅极驱动电路沿第二方向扫描时，所述第二控制端输出开启信号，其中，所述第一方向和第二方向相反。可选的，所述第一信号端和第二信号端的输出信号均为帧反转信号。相应的，本专利技术还提供了一种栅极驱动电路，包括N级移位寄存单元，每级所述移位寄存单元均为上述的移位寄存单元。可选的，定义相邻两级移位寄存单元为第i级移位寄存单元和第i+1级移位寄存单元，其中，所述第i级移位寄存单元的级联输出端连接至所述第i+1级移位寄存单元的第一控制端，以及，所述第i+1级移位寄存单元的级联输出端连接至所述第i级移位寄存单元的第二控制端。相应的，本专利技术还提供了一种显示装置，所述显示装置包括上述的栅极驱动电路。相本文档来自技高网...

【技术保护点】
一种移位寄存单元，应用于栅极驱动电路，其特征在于，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，所述输入模块响应于第一控制端的电位而控制第一电压端与所述上拉节点的接通状态，以及，响应于第二控制端的电位而控制第二电压端与所述上拉节点的接通状态，其中，所述第一电压端和所述第二电压端的输出电平极性相反；所述上拉控制模块响应于所述上拉节点的电位而控制第三电压端分别与所述第一下拉节点和所述第二下拉节点的接通状态；所述第一下拉控制模块响应于所述第一下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态，其中，所述第三电压端和所述第四电压端输出电平相同，且所述第三电压端输出电压低于所述第四电压端输出电压；所述第一下拉生成模块响应于第一信号端的电位而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的电位而控制所述第二信号端与所述第一下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述上拉控制模块控制所述第三电压端与所述第一下拉节点接通时，所述第一下拉节点的电位为所述第三电压端的输出电位；所述第二下拉控制模块响应于所述第二下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态；所述第二下拉生成模块响应于所述第二信号端的电位而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的电位而控制所述第一信号端与所述第二下拉节点的接通状态，其中，在所述上拉控制模块控制所述第三电压端与所述第二下拉节点接通时，所述第二下拉节点的电位为所述第三电压端的电位；所述扫描输出模块响应于所述上拉节点的电位而控制时钟信号端与扫描输出端的接通状态；所述级联输出模块响应于所述上拉节点的电位而控制时钟信号端与级联输出端的接通状态；以及，所述电容用于将所述扫描输出端的电位耦合至所述上拉节点。...

【技术特征摘要】
1.一种移位寄存单元，应用于栅极驱动电路，其特征在于，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，所述输入模块响应于第一控制端的电位而控制第一电压端与所述上拉节点的接通状态，以及，响应于第二控制端的电位而控制第二电压端与所述上拉节点的接通状态，其中，所述第一电压端和所述第二电压端的输出电平极性相反；所述上拉控制模块响应于所述上拉节点的电位而控制第三电压端分别与所述第一下拉节点和所述第二下拉节点的接通状态；所述第一下拉控制模块响应于所述第一下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态，其中，所述第三电压端和所述第四电压端输出电平相同，且所述第三电压端输出电压低于所述第四电压端输出电压；所述第一下拉生成模块响应于第一信号端的电位而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的电位而控制所述第二信号端与所述第一下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述上拉控制模块控制所述第三电压端与所述第一下拉节点接通时，所述第一下拉节点的电位为所述第三电压端的输出电位；所述第二下拉控制模块响应于所述第二下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态；所述第二下拉生成模块响应于所述第二信号端的电位而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的电位而控制所述第一信号端与所述第二下拉节点的接通状态，其中，在所述上拉控制模块控制所述第三电压端与所述第二下拉节点接通时，所述第二下拉节点的电位为所述第三电压端的电位；所述扫描输出模块响应于所述上拉节点的电位而控制时钟信号端与扫描输出端的接通状态；所述级联输出模块响应于所述上拉节点的电位而控制时钟信号端与级联输出端的接通状态；以及，所述电容用于将所述扫描输出端的电位耦合至所述上拉节点。2.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括：第一晶体管和第二晶体管；其中，所述第一晶体管的栅极连接至所述第一控制端，所述第一晶体管的第一端连接至所述第一电压端，所述第一晶体管的第二端连接至所述上拉节点；所述第二晶体管的栅极连接至所述第二控制端，所述第二晶体管的第一端连接至所述第二电压端，所述第二晶体管的第二端连接至所述上拉节点。3.根据权利要求1所述的移位寄存单元，其特征在于，所述上拉控制模块包括：第三晶体管和第四晶体管；其中，所述第三晶体管和第四晶体管的栅极均连接至所述上拉节点，所述第三晶体管和第四晶体管的第一端均连接至所述第三电压端，所述第三晶体管的第二端连接至所述第一下拉节点，所述第四晶体管的第二端连接至所述第二下拉节点。4.根据权利要求1所述的移位寄存单元，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第七晶体管；其中，所述第五晶体管、第六晶体管和第七晶体管的栅极均连接至所述第一下拉节点，所述第五晶体管的第一端连接至所述第四电压端，所述第五晶体管的第二端连接至所述扫描输出端，所述第六晶体管的第一端连接至所述第三电压端，所述第六晶体管的第二端连接至所述上拉节点，所述第七晶体管的...

【专利技术属性】
技术研发人员：敦栋梁，曹兆铿，
申请(专利权)人：上海中航光电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31