一种移位寄存单元、显示面板及显示装置制造方法及图纸

本发明专利技术实施例提供了一种移位寄存单元、显示面板及显示装置，用以解决现有的移位寄存单元的结构可能会导致该移位寄存单元的输出不正常的问题。该以为寄存单元包括：驱动模块、输出模块、第一晶体管和第二晶体管；通过将移位寄存单元中的第一晶体管的第二极与该移位寄存单元的输出端相连，使得即使第二晶体管的沟道宽度远小于理论设计值时，也不会导致该移位寄存单元的输出不正常。

【技术实现步骤摘要】
一种移位寄存单元、显示面板及显示装置
本专利技术涉及显示
，尤其涉及一种移位寄存单元、显示面板及显示装置。
技术介绍
液晶显示器(liquidcrystal display, IXD)或有机发光 二极管(OrganicLight-Emitting Diode, OLED)具有低福射、体积小及低耗能等优点，已逐渐在部分应用中取代传统的阴极射线管显示器(Cathode Ray Tube display,CRT),因而被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant,PDA)、平面电视,或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用将栅极驱动电路(gate driver)整合于液晶面板(Gate On Array, GOA)的技术。现有的移位寄存单元的典型结构如图1所示，其中，VGL为低电压信号，晶体管TO、晶体管Tl、晶体管T2、晶体管T3、晶体管T4、晶体管T5和晶体管T6均为非晶娃晶体管，即均为η型晶体管。若Vl为高电平信号，V2为低电平信号，当前一级移位寄存单元输出高电平信号时，即OUT (η-1)为高电平信号，时钟阻碍信号CLKB为低电平信号，晶体管TO开启，P点为高电平信号，晶体管Τ3和晶体管Τ4均开启，该移位寄存单元输出低电平信号，即OUT(η)为低电平信号；当时钟阻碍信号CLKB为高电平信号时，Q点的电位在时钟阻碍信号CLKB变为高电平信号时迅速升高，之后又由于晶体管Τ3的开启，Q点的电位又会由高电位变为低电位，因此，Q点的电位会有一个在前述电位迅速升高之后，又被迅速被下拉至VGL的过程，此时，由于晶体管Τ2在Q点的作用下会开启，而晶体管Τ2的开启会对P点的电位进一步产生下拉作用，进而影响OUT (η)的输出电压，当晶体管Τ3的沟道宽度与理论设计值接近时，例如当晶体管Τ3的沟道宽度为理论设计值340 μ m时，如图2所示，Q点的电位会被迅速的拉低至VGL (图2中虚线椭圆内的部分)，晶体管T2开启时间很短，不会对P点的电位造成影响。此时，虽然OUT (η-1)不再是高电平信号，但是由于电容C2的存储作用，P点依然保持高电位，晶体管T4保持开启，因此，该移位寄存单元输出高电平信号，即OUT (η)为高电平信号，由于电容C2的自举作用，P点的电位再次升高，使得晶体管Τ4的驱动能力较强，从而保证了 OUT (η)能够快速地由低电平变为高电平。而当晶体管Τ3的沟道宽度与理论设计值相差较远时，例如当晶体管Τ3的沟道宽度为20 μ m,而理论设计值为340 μ m时,如图3所示，由于受晶体管T3的沟道宽度的限制，晶体管T3的放电能力有限，导致Q点的电位被拉低的时间比起图2中Q点被下拉的时间已大大加长(图3中实线椭圆内的部分)，从而延长了晶体管T2的开启时间，这会使得P点的电位无法再次升高(图3中虚线椭圆内的部分)，导致P点的电位不够高，由于P点的电位即为晶体管T4的栅极的电位，因此，这会导致晶体管T4的驱动能力比较差，从而导致在时钟阻碍信号CLKB由低电平信号变为高电平信号时，该移位寄存单元输出的信号从低电平变为高电平的时间比较长，即OUT (η)的信号输出会不正常(图3中实线圆内的部分)。综上，当采用现有的移位寄存单元的结构时，移位寄存单元中的晶体管均为非晶硅晶体管，若晶体管T3的沟道宽度远小于理论设计值时，会导致晶体管T2的开启时间延长，这可能会导致P点的电位无法再次升高，从而导致了该移位寄存单元的输出信号不正堂巾O
技术实现思路
本专利技术实施例提供了一种移位寄存单元、显示面板及显示装置，用以解决在现有的移位寄存单元中的晶体管均为非晶硅晶体管，且晶体管T3的沟道宽度远小于理论设计值时，会导致晶体管T2的开启时间延长，这可能会导致该移位寄存单元的输出信号不正常的问题。基于上述问题，本专利技术实施例提供的一种移位寄存单元，包括驱动模块、输出模块、第一晶体管和第二晶体管；所述驱动模块的第一端口接收正向选择信号，所述驱动模块的第二端口接收第一电平信号，所述驱动模块的第三端口接收反向选择信号，驱动模块的第四端口接收第二电平信号，所述驱动模块的第五端口接收低电压信号，所述驱动模块的第六端口分别连接所述第一晶体管的栅极和所述第二晶体管的第一极，所述驱动模块的第七端口连接所述输出模块的第三端口，所述驱动模块的第八端口连接所述第一晶体管的第一级、所述第二晶体管的栅极和所述输出模块的第一端口，其连接点为上拉结点，所述驱动模块的第九端口接收时钟阻碍信号，所述驱动模块的第十端口接收时钟信号，所述第一晶体管的第二极连接所述输出模块的第三端口，所述第二晶体管的第二极接收所述低电压信号，所述输出模块的第二端口接收所述时钟阻碍信号，所述输出模块的第三端口作为所述移位寄存单元的输出端；所述驱动模块，用于在所述正向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第一电平信号；并在所述反向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第二电平信号；并在所述时钟信号为高电平信号时，通过自身的第七端口输出所述低电压信号；以及通过自身的第六端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第七端口输出所述低电压信号；所述输出模块，用于在所述上拉结点的电位为高电位时，通过自身的第三端口输出钟阻碍信号；并在所述上拉结点的电位为低电位时，不再输出所述时钟阻碍信号；所述第一晶体管，用于在所述第二晶体管的第一极的信号为高电平信号时，将所述上拉结点与所述移位寄存单元的输出端接通，并在所述第二晶体管的第一极的电平为低电平时，将所述上拉结点与所述移位寄存单元的输出端断开；所述第二晶体管，用于在所述上拉结点的电位为高电位时，控制自身的第一极的信号为所述低电压信号；并在所述上拉结点的电位为低电位时关断。本专利技术实施例还提供一种显示面板，包括本专利技术实施例提供的移位寄存单元。本专利技术实施例还提供一种显示装置，包括本专利技术实施例提供的显示面板。本专利技术实施例的有益效果包括:本专利技术实施例提供了一种移位寄存单元、显示面板及显示装置，由于驱动模块会通过自身的第六端口输出时钟阻碍信号，因此，当上拉结点的信号，即第二晶体管的栅极的信号为高电平信号且时钟阻碍信号由低电平信号变为高电平信号时，如图4所示，与驱动模块的第六端口相连的第二晶体管的第一极的电位首先迅速变为高电位，之后又由于第二晶体管的开启，第二晶体管的第一极的电平又会由高电位变为低电位(图4中实线椭圆内的部分);因此，第二晶体管的第一极的电平会有一个迅速升高，然后又被迅速下拉至低电位的过程，此时，与第二晶体管的第一极相连的第一晶体管的栅极的电平会有一个迅速升高，然后又被迅速下拉至低电位的过程，即第一晶体管会有一个开启然后关断的过程，而由于第一晶体管的第一极连接上拉结点，第一晶体管的第二极连接该移位寄存单元的输出端，因此，虽然第一晶体管的开启会导致上拉结点与该移位寄存单元的输出端相连，但是，当上拉结点的信号为高电平信号且时钟阻碍本文档来自技高网...

【技术保护点】
一种移位寄存单元，其特征在于，包括驱动模块、输出模块、第一晶体管和第二晶体管；所述驱动模块的第一端口接收正向选择信号，所述驱动模块的第二端口接收第一电平信号，所述驱动模块的第三端口接收反向选择信号，驱动模块的第四端口接收第二电平信号，所述驱动模块的第五端口接收低电压信号，所述驱动模块的第六端口分别连接所述第一晶体管的栅极和所述第二晶体管的第一极，所述驱动模块的第七端口连接所述输出模块的第三端口，所述驱动模块的第八端口连接所述第一晶体管的第一级、所述第二晶体管的栅极和所述输出模块的第一端口，其连接点为上拉结点，所述驱动模块的第九端口接收时钟阻碍信号，所述驱动模块的第十端口接收时钟信号，所述第一晶体管的第二极连接所述输出模块的第三端口，所述第二晶体管的第二极接收所述低电压信号，所述输出模块的第二端口接收所述时钟阻碍信号，所述输出模块的第三端口作为所述移位寄存单元的输出端；所述驱动模块，用于在所述正向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第一电平信号；并在所述反向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第二电平信号；并在所述时钟信号为高电平信号时，通过自身的第七端口输出所述低电压信号；以及通过自身的第六端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第七端口输出所述低电压信号；所述输出模块，用于在所述上拉结点的电位为高电位时，通过自身的第三端口输出钟阻碍信号；并在所述上拉结点的电位为低电位时，不再输出所述时钟阻碍信号；所述第一晶体管，用于在所述第二晶体管的第一极的信号为高电平信号时，将所述上拉结点与所述移位寄存单元的输出端接通，并在所述第二晶体管的第一极的电平为低电平时，将所述上拉结点与所述移位寄存单元的输出端断开；所述第二晶体管，用于在所述上拉结点的电位为高电位时，控制自身的第一极的信号为所述低电压信号；并在所述上拉结点的电位为低电位时关断。...

【技术特征摘要】
1.一种移位寄存单元，其特征在于，包括驱动模块、输出模块、第一晶体管和第二晶体管； 所述驱动模块的第一端口接收正向选择信号，所述驱动模块的第二端口接收第一电平信号，所述驱动模块的第三端口接收反向选择信号，驱动模块的第四端口接收第二电平信号，所述驱动模块的第五端口接收低电压信号，所述驱动模块的第六端口分别连接所述第一晶体管的栅极和所述第二晶体管的第一极，所述驱动模块的第七端口连接所述输出模块的第三端口，所述驱动模块的第八端口连接所述第一晶体管的第一级、所述第二晶体管的栅极和所述输出模块的第一端口，其连接点为上拉结点，所述驱动模块的第九端口接收时钟阻碍信号，所述驱动模块的第十端口接收时钟信号，所述第一晶体管的第二极连接所述输出模块的第三端口，所述第二晶体管的第二极接收所述低电压信号，所述输出模块的第二端口接收所述时钟阻碍信号，所述输出模块的第三端口作为所述移位寄存单元的输出端; 所述驱动模块，用于在所述正向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第一电平信号；并在所述反向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第二电平信号；并在所述时钟信号为高电平信号时，通过自身的第七端口输出所述低电压信号；以及通过自身的第六端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第七端口输出所述低电压信号； 所述输出模块，用于在所述上拉结点的电位为高电位时，通过自身的第三端口输出钟阻碍信号；并在所述上拉结点的电位为低电位时，不再输出所述时钟阻碍信号； 所述第一晶体管，用于在所述第二晶体管的第一极的信号为高电平信号时，将所述上拉结点与所述移位寄存单元的输出端接通，并在所述第二晶体管的第一极的电平为低电平时，将所述上拉结点与所述移位寄存单元的输出端断开； 所述第二晶体管，用于在所述上拉结点的电位为高电位时，控制自身的第一极的信号为所述低电压信号；并在所述上拉结点的电位为低电位时关断。2.如权利要求1所述的所述移位寄存单元，其特征在于，所述驱动模块包括第一驱动单元、第二驱动单元和第三驱动单元； 所述第一驱动单元的第一端口为所述驱动模块的第一端口，所述第一驱动单元的第二端口为所述驱动模块的第二端口，所述第一驱动单元的第三端口和所述第二驱动单元的第三端口均为所述驱动模块的第八端口，所述第二驱动单元的第一端口为所述驱动模块的第三端口，所述第二驱动单元的第二端口为所述驱动模块的第四端口，所述第三驱动单元的第一端口为所述驱动模块的第九端口，所述第三驱动单元的第二端口为所述驱动模块的第十端口，所述第三驱动单元的第三端口为所述驱动模块的第七端口，所述第三驱动单元的第四端口为所述驱动模块的第五端口，所述第三驱动单元的第五端口为所述驱动模块的第六端口 ； 所述第一驱动单元，用于在所述正向选择信号为高电平信号时，通过自身的第三端口输出所述第一电平信号； 所述第二驱动单元，用于在所述反向选择信号为高电平信号时，通过自身的第三端口输出所述第二电平信号；所述第三驱动单元，用于在所述时钟信号为高电平信号时，通过自身的第三端口输出所述低电压信号；并通过自身的第五端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第三端口输出所述低电压信号。3.如权利要求2所述的移位寄存单元，其特征在于，所述第一驱动单元包括第三晶体管； 所述第三晶体管的栅极为所述第一驱动单元的第一端口，所述第三晶体管的第一极为所述第一驱动单元的第二端口，所述第三晶体管的第二极为所述第一驱动单元的第三端Π ； 所述第三晶体管用于，在所述正向选择信号为高电平信号时开启，并在所述正向选择信号为低电...

【专利技术属性】
技术研发人员：敦栋梁，夏志强，
申请(专利权)人：上海中航光电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31