本发明专利技术公开一种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元；第一上拉单元和第二上拉单元均与下拉单元连接；第一上拉单元和第二上拉单元并联；第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力；下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号；第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持；外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出。上述电平移位电路具有较快的电平翻转速度。本发明专利技术还公开一种电源装置。
【技术实现步骤摘要】
本专利技术涉及集成电路
，尤其涉及一种电平移位电路和电源装置。
技术介绍
在定制集成电路的设计里，常常涉及到各个不同电源域的模块电路。电平移位电路被广泛应用在低电源电压域(VDDL)和高电源电压域(VDDH)之间的连接组件中。尤其在一些数模混合电路中，对数字域VDDL的需求越低越好，而传统的电平移位电路往往对承受较低的VDDL比较困难，输出电平翻转的跟随比较慢。
技术实现思路
基于此，有必要提供一种输出电平翻转较快的电平移位电路和电源装置。—种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元;所述第一上拉单元和所述第二上拉单元均与所述下拉单元连接;所述第一上拉单元和所述第二上拉单元并联;所述第一上拉单元对电平的上拉能力强于所述第二上拉单元对电平的上拉能力；所述下拉单元接收到外界电平信号，并向所述第一上拉单元和所述第二上拉单元输出低电平信号;所述第一上拉单元或所述第二上拉单元将所述低电平信号上拉为高电平信号输出，并由所述第二上拉单元对所述高电平信号进行保持;所述外界电平信号翻转时，所述下拉单元将由所述第二上拉单元保持的所述高电平信号下拉为低电平信号输出。在其中一个实施例中，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一 PMOS管至第四PMOS管;所述第二上拉单元包括第五PMOS管和第六PMOS管；所述第一PMOS管和所述第二 PMOS管串联，所述第一 PMOS管的源极连接高电源电压域，栅极与所述第二匪OS管的漏极连接;所述第二 PMOS管的漏极和栅极均与所述第一匪OS管的漏极连接;所述第一 NMOS管的源极接地，栅极连接所述电平移位电路的输入端;所述第五PMOS管与串联后的所述第一 PMOS管和所述第二 PMOS管并联，且所述第五PMOS管的栅极与所述第一 PMOS管的栅极连接；所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一 NMOS管的漏极连接;所述第四PMOS管的漏极和栅极均与所述第二匪OS管的漏极连接;所述第二 NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接;所述第六PMOS管与串联后的所述第三PMOS管和所述第四PMOS管并联，且所述第六PMOS管的栅极与所述第三PMOS管的栅极连接。在其中一个实施例中，所述第二上拉单元还包括第一延时单元和第二延时单元；所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。在其中一个实施例中，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。在其中一个实施例中，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。在其中一个实施例中，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一 PMOS管至第四PMOS管;所述第二上拉单元包括第五PMOS管和第六PMOS管；所述第一PMOS管和所述第二 PMOS管串联，所述第一 PMOS管的源极连接高电源电压域，栅极与所述第二匪OS管的漏极连接;所述第二 PMOS管的漏极和栅极均与所述第一匪OS管的漏极连接;所述第一 NMOS管的源极接地，栅极连接所述电平移位电路的输入端;所述第五PMOS管的源极和漏极与所述第二 PMOS管的源极和漏极对应连接，所述第五PMOS管的栅极与所述第一 NMOS管的栅极连接；所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一 NMOS管的漏极连接;所述第四PMOS管的漏极和栅极均与所述第二匪OS管的漏极连接;所述第二 NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接;所述第六PMOS管的源极和漏极与所述第四PMOS管的源极和漏极对应连接，所述第六PMOS管的栅极与所述第二 NMOS管的栅极连接。在其中一个实施例中，所述第二上拉单元还包括第一延时单元和第二延时单元；所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。在其中一个实施例中，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。在其中一个实施例中，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。—种电源装置，包括上述任意一种电平移位电路。上述电平移位电路和电源装置的优点:下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号;第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持;外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出，由于第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力，因此上述电平移位电路能够减少输出端电平翻转时的翻转速度。【附图说明】图1为传统电平移位电路一个实施例的电路原理图；图2为传统电平移位电路另一个实施例的电路原理图；图3为本专利技术电平移位电路一个实施例的电路原理图；图4为本专利技术电平移位电路另一个实施例的电路原理图；图5为本专利技术电平移位电路第一个实施例的仿真示意图；图6为本专利技术电平移位电路第二个实施例的仿真示意图；图7为本专利技术电平移位电路第三个实施例的仿真示意图。【具体实施方式】为使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图对本专利技术电平移位电路和电源装置的【具体实施方式】进行说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。参见图1，一个实施例中，传统电平移位电路主要包括NMOS管Ml ’、NMOS管M2’、PMOS管M3 ’、PM0S管M4 ’和反相器100 ’ JM0S管M3 ’和PMOS管M4 ’均为上拉电路。NMOS管Ml ’和NMOS管M2 ’均为对应的下拉电路。输入由低电平翻转为高电平时，匪OS管Ml ’导通起下拉作用，但是此时PMOS管M3’仍然导通对NMOS管Ml’的漏极起上拉作用，所以出现了一个对抗状态。尤其是VDDL的电压较低时，这种对抗现象更加严重。当PMOS管M3’的上拉远强于匪OS管Ml ’的下拉时，电路就将发生故障，在VDDL低时更容易出现这种故障。同样的，当输入由高电平翻转到低电平时，上述问题同样存在。参见图2，另一个实施例中，针对上述问题提出了一种改进的电平移位电路。将串联后的PMOS管M3 ’和PMOS管M5 ’作为新的上拉电路。以及将串联后的当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种电平移位电路，其特征在于，包括下拉单元、第一上拉单元和第二上拉单元；所述第一上拉单元和所述第二上拉单元均与所述下拉单元连接；所述第一上拉单元和所述第二上拉单元并联；所述第一上拉单元对电平的上拉能力强于所述第二上拉单元对电平的上拉能力；所述下拉单元接收到外界电平信号，并向所述第一上拉单元和所述第二上拉单元输出低电平信号；所述第一上拉单元或所述第二上拉单元将所述低电平信号上拉为高电平信号输出，并由所述第二上拉单元对所述高电平信号进行保持；所述外界电平信号翻转时，所述下拉单元将由所述第二上拉单元保持的所述高电平信号下拉为低电平信号输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：温美英，陈春平，
申请(专利权)人：珠海市杰理科技有限公司，
类型：发明
国别省市：广东;44
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