用于具有对准的深沟槽接触的三维(3D)阵列的方法和设备技术

公开了用于具有对准的深沟槽接触的三维(3D)阵列的方法和设备。在一实施例中，一种方法包括形成具有导体层和绝缘体层的阵列堆叠体以及在阵列堆叠体的顶部上形成硬掩膜。硬掩膜包括多个孔。该方法还包括：在硬掩膜的顶部上形成回拉掩膜；以及对回拉掩膜进行蚀刻，从而露出硬掩膜的至少一个孔。该方法还包括通过硬掩膜的露出的一个或多个孔进行蚀刻，以去除阵列堆叠体的一个或多个层。阵列堆叠体的一个或多个层。

【技术实现步骤摘要】
【国外来华专利技术】用于具有对准的深沟槽接触的三维(3D)阵列的方法和设备
[0001]相关申请的交叉引用
[0002]根据35 U.S.C.
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119，本申请要求于2018年11月8日提交的、名称为“3D Array Conductor Layer
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s Connection”的第62/757,747号美国临时专利申请，于2018年12月7日提交的、名称为“3D Array Conductor Layer
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s Connection”的第62/777,060号美国临时专利申请，于2019年2月1日提交的、名称为“3D Array Conductor Layer
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s Connection”的第62/800,404号美国临时专利申请，于2019年2月2日提交的、名称为“3D Array Conductor Layer
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s Connection”的第62/800,480号美国临时专利申请，于2019年2月18日提交的、名称为“3D Array Conductor Layer
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s C本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种方法，包括：形成具有导体层和绝缘体层的阵列堆叠体；在所述阵列堆叠体的顶部上形成硬掩膜，其中，所述硬掩膜包括多个孔；在所述硬掩膜的顶部上形成回拉掩膜；对所述回拉掩膜进行蚀刻，从而露出所述硬掩膜的至少一个孔；以及通过所述硬掩膜的露出的一个或多个孔进行蚀刻，以去除所述阵列堆叠体的一个或多个层。2.根据权利要求1所述的方法，还包括：对所述回拉掩膜进行蚀刻，以露出所述硬掩膜的一个或多个另外的孔；以及通过露出的至少一个孔进行蚀刻，以去除所述阵列堆叠体的一个或多个层。3.根据权利要求2所述的方法，还包括：重复对所述回拉掩膜进行蚀刻和通过露出的至少一个孔进行蚀刻的操作，直到已经达到针对所述硬掩膜中的每个孔的选定深度。4.根据权利要求3所述的方法，其中，所述对所述回拉掩膜进行蚀刻的操作包括在第一方向上对所述回拉掩膜进行蚀刻。5.根据权利要求4所述的方法，还包括在所述硬掩膜的顶部上形成第二回拉掩膜。6.根据权利要求5所述的方法，还包括：对所述第二回拉掩膜进行蚀刻，以露出一个或多个另外的孔；以及通过露出的至少一个孔进行蚀刻，以去除所述阵列堆叠体的一个或多个层。7.根据权利要求6所述的方法，还包括重复对所述第二回拉掩膜进行蚀刻和通过露出的至少一个孔进行蚀刻的操作，直到已经达到针对所述硬掩膜中的每个孔的选定深度。8.根据权利要求7所述的方法，其中，对所述第二回拉掩膜进行蚀刻的操作包括在与所述第一方向不同的第二方向上对所述第二回拉掩膜进行蚀刻。9.根据权利要求8所述的方法，其中，所述针对每个孔的选定深度导致每个孔提供穿过所述阵列堆叠体至相关联的导体层的对准的接触孔。10.根据权利要求8所述的方法，还包括利用接触材料填充每个孔，以形成从相关联的导体层至所述阵列堆叠体的顶表面的导电通路。11.根据权利要求1所述的方法，其中，形成硬掩膜的操作包括形成所述硬掩膜以具有所述多个孔，其中，所述多个孔形成所期望的任意图案，并且其中，每个孔具有...

【专利技术属性】
技术研发人员：许富菖，
申请(专利权)人：NEO半导体公司，
类型：发明
国别省市：