用于降低动态功率和峰值电流的SRAM位线和写入辅助装置与方法及双输入电平移位器制造方法及图纸
【技术实现步骤摘要】
用于降低动态功率和峰值电流的SRAM位线和写入辅助装置与方法及双输入电平移位器本申请为分案申请，其原申请是于2015年5月27日(国际申请日为2012年12月27日)向中国专利局提交的专利申请，申请号为201280077340.3，专利技术名称为“用于降低动态功率和峰值电流的SRAM位线和写入辅助装置与方法及双输入电平移位器”。
技术介绍
超大规模集成(VLSI)电路的低功率运行对于当前和将来的处理器中的省电成为必不可少的。而且，功率效率已经成为对于计算机、处理器、移动电话、平板电脑、微型服务器和上网本市场中的片上系统(SOC)设计的一个主要竞争性度量。然而，由于较高的固有器件变化(例如，晶体管的有效沟道长度Le和阈值电压Vt中的变化)和在低电压下对于导致故障的缺陷的敏感性，对于基于纳米级工艺技术的处理器(例如，亚22-nm)，降低动态功耗变得越来越具有挑战性。在蜂窝电话、平板电脑、微型服务器和上网本市场空间中，SOC设计变得越来越令人期望且具有竞争性。然而，由于SOC设计上的多个功能单元的复杂性以及功率相对于性能的挑战性的折衷，全局电源(Vcc)SOC轨电压在不同SO...
【技术保护点】
一种装置，包括：分段式存储器阵列，其具有包括第一存储器子阵列和第二存储器子阵列的多个存储器子阵列，其中，所述第一存储器子阵列包括行和列，并且其中，所述第二存储器子阵列包括行和列；多个局部控制电路，其包括第一局部控制电路和第二局部控制电路，其中，所述第一局部控制电路耦合到所述第一存储器子阵列，并且其中，所述第二局部控制电路耦合到所述第二存储器子阵列；多个局部输入‑输出电路，其包括第一局部输入‑输出电路和第二局部输入‑输出电路，其中，所述第一局部输入‑输出电路耦合到所述第一存储器子阵列，并且其中，所述第二局部输入‑输出电路耦合到所述第二存储器子阵列；全局输入‑输出电路，其耦合到...
【技术特征摘要】
1.一种装置，包括：分段式存储器阵列，其具有包括第一存储器子阵列和第二存储器子阵列的多个存储器子阵列，其中，所述第一存储器子阵列包括行和列，并且其中，所述第二存储器子阵列包括行和列；多个局部控制电路，其包括第一局部控制电路和第二局部控制电路，其中，所述第一局部控制电路耦合到所述第一存储器子阵列，并且其中，所述第二局部控制电路耦合到所述第二存储器子阵列；多个局部输入-输出电路，其包括第一局部输入-输出电路和第二局部输入-输出电路，其中，所述第一局部输入-输出电路耦合到所述第一存储器子阵列，并且其中，所述第二局部输入-输出电路耦合到所述第二存储器子阵列；全局输入-输出电路，其耦合到所述第一局部输入-输出电路并且耦合到所述第二局部输入-输出电路；以及全局控制电路，其耦合到所述第一局部控制电路并且耦合到所述第二局部控制电路。2.根据权利要求1所述的装置，其中，所述第一存储器子阵列和所述第二存储器子阵列包括SRAM。3.根据权利要求1所述的装置，其中，所述第一局部控制电路和所述第二局部控制电路包括列多路复用选择器。4.根据权利要求1所述的装置，其中，所述第一局部输入-输出电路和所述第二输入-输出控制电路包括读驱动器或写驱动器。5.根据权利要求1所述的装置，其中，所述全局输入-输出电路和所述全局控制电路与所述多个局部输入-输出电路和所述多个局部控制电路一起位于片上。6.根据权利要求1所述的装置，其中，所述全局输入-输出电路包括读/写全局列多路复用器。7.根据权利要求1所述的装置，其中，所述全局控制电路包括读/写驱动器。8.根据权利要求1所述的装置，还包括用于向所述多个存储器子阵列提供电力的电源金属线。9.根据权利要求1所述的装置，其中，所述第一局部输入-输出电路具有的面积小于所述全局输入-输出电路的面积。10.根据权利要求1所述的装置，其中，所述第一局部控制电路具有的面积小于所述全局控制电路的面积。11.根据权利要求1所述的装置，其中，所述多个存储器子阵列、所述多个局部控制电路、以及所述多个局部输入-输出电路一起被耦合成组，以使得由所述组中的所述多个局部控制电路和所述局部输入-输出电路占据的面积与替代地仅使用全局输入-输出电路和全局控制电路占据的面积相比更小。12.一种方法，包括：将存储器阵列分割为包括第一存储器子阵列和第二存储器子阵列的多个存储器子阵列，其中，所述第一存储器子阵列包括行和列，并且其中，所述第二存储器子阵列包括行和列；提供包括第一局部控制电路和第二局部控制电路的多个局部控制电路；...
【专利技术属性】
技术研发人员：H·T·恩戈，D·J·卡明斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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