半导体器件制造技术

本公开提供了半导体器件。一种半导体器件包括：具有NMOSFET区域和PMOSFET区域的基板；在NMOSFET区域上的第一有源图案；在PMOSFET区域上的第二有源图案；在NMOSFET区域和PMOSFET区域之间的虚设图案；以及在基板上的器件隔离图案，填充第一有源图案、第二有源图案和虚设图案之间的沟槽。第一有源图案的上部分和第二有源图案的上部分具有在器件隔离图案之间突出的鳍形结构。第一有源图案的上部分和第二有源图案的上部分分别包含彼此不同的半导体材料，虚设图案的上部分包含绝缘材料。

semiconductor device

The present disclosure provides semiconductor devices. A semiconductor device includes a substrate having a NMOSFET region and PMOSFET region; the first active pattern in the region of NMOSFET; second in the PMOSFET region of the active pattern; dummy pattern between NMOSFET and PMOSFET regions in the substrate; and a device isolation pattern, filling the first trench between the active pattern and second active pattern and the dummy pattern. The upper portion of the first active pattern and the upper portion of the second active pattern have a fin shaped structure protruding between the device isolation patterns. On the part of the first active pattern on the part and the second active pattern includes different semiconductor materials with each other, the dummy pattern consists of insulating material.

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件及其制造方法，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
技术介绍
由于其小尺寸、多功能和/或低成本特性，半导体器件正被看作电子产业中的重要元件。半导体器件可以分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为了满足对于具有快的速度和/或低的功耗的电子装置的增长的需求，会需要实现具有高可靠性、高性能和/或多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂度和/或集成密度正在增加。
技术实现思路
本专利技术构思的一些实施方式提供一种半导体器件，该半导体器件包括具有改善的电特性的场效应晶体管。本专利技术构思的一些实施方式提供一种制造半导体器件的方法，该半导体器件包括具有改善的电特性的场效应晶体管。根据本专利技术构思的一些实施方式，一种半导体器件可以包括：基板，具有NMOSFET区域和PMOSFET区域；第一有源图案，在NMOSFET区域上；第二有源图案，在PMOSFET区域上；虚设图案，在NMOSFET区域和PMOSFET区域之间；以及在基板上的器件隔离图案，填充第一有源图案、第二有源图案和虚设图案之间的沟槽。第一有源图案的上部分和第二有源图案的上部分可以具有在器件隔离图案之间突出的鳍形结构。第一有源图案的上部分和第二有源图案的上部分可以分别包括彼此不同的半导体材料，虚设图案的上部分可以包含绝缘材料。根据本专利技术构思的一些实施方式，一种半导体器件可以包括在基板上的第一有源图案、第二有源图案以及虚设图案。虚设图案可以提供在第一有源图案和第二有源图案之间。第一有源图案和第二有源图案可以具有不同的导电类型。第一有源图案可以包括第一下图案和在第一下图案上的第一上图案，虚设图案可以包括第二下图案和在第二下图案上的第二上图案。第一下图案、第二下图案和第二有源图案可以包括相同的半导体材料，第二上图案可以包括绝缘材料。根据本专利技术构思的一些实施方式，一种制造半导体器件的方法可以包括：在包括NMOSFET区域和第一PMOSFET区域的基板上形成第一半导体层；蚀刻第一半导体层的上部分以形成竖直地交叠NMOSFET区域的第一凹入区域；在第一凹入区域的内侧壁上形成第一间隔物；在第一半导体层的被第一凹入区域暴露的部分上形成第二半导体层，第二半导体层与第一间隔物的侧壁直接接触并填充第一凹入区域；以及图案化第一半导体层、第二半导体层和第一间隔物以分别形成第一有源图案、第二有源图案和第一虚设图案。第一有源图案、第二有源图案和第一虚设图案的每个可以形成为具有鳍形结构。根据本专利技术构思的一些实施方式，一种半导体器件可以包括：具有NMOSFET区域和PMOSFET区域的基板；在基板上的器件隔离图案；在NMOSFET区域上的第一有源图案，延伸穿过器件隔离图案并具有从其延伸的第一沟道区；在PMOSFET区域上的第二有源图案，延伸穿过器件隔离图案并具有从其延伸的第二沟道区；以及虚设图案，延伸穿过器件隔离图案而不具有从其延伸的沟道区。第一沟道区和第二沟道区分别包括彼此不同的第一半导体材料和第二半导体材料。应注意，关于一个实施方式描述的本专利技术构思的方面可以被结合在不同的实施方式中，尽管没有对于其明确地描述。也就是，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。本专利技术构思的这些和其它的方面在以下阐述的说明书中被详细说明。附图说明从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2A是沿图1的线A-A'截取的截面图，图2B是沿图1的线B-B'截取的截面图，图2C是沿图1的线C-C'截取的截面图。图3A、4A、5A、6A、7A、8A、9A、10A和11A是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的俯视图。图3B、4B、5B、6B、7B、8B、9B、10B和11B是分别沿图3A至11A的线A-A'截取的截面图。图3C、4C、5C、6C、7C、8C、9C、10C和11C是分别沿图3A至11A的线B-B'截取的截面图。图9D、10D和11D是分别沿图9A、10A和11A的线C-C'截取的截面图。图12是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图13A是沿图12的线A-A'截取的截面图，图13B是沿图12的线B-B'截取的截面图，图13C是沿图12的线C-C'截取的截面图。图14A、14B、15A和15B是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的截面图。图16A至16C是示出根据本专利技术构思的一些实施方式的半导体器件的截面图。图17A、17B、18A和18B是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的截面图。图19A至19C是示出根据本专利技术构思的一些实施方式的半导体器件的截面图。图20A和20B是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的截面图。应当注意，这些附图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特性并对下面提供的书面描述进行补充。然而，这些附图没有按比例并且可以不精确地反映任何给出的实施方式的精确结构或性能特征，不应被解释为限定或限制由示例实施方式涵盖的性能或数值的范围。例如，为了清晰，分子、层、区域和/或结构元件的相对厚度和定位可以被缩小或夸大。不同的附图中的相似或相同的附图标记的使用旨在表示相似或相同的元件或特征的存在。具体实施方式图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2A是沿图1的线A-A'截取的截面图，图2B是沿图1的线B-B'截取的截面图，图2C是沿图1的线C-C'截取的截面图。参照图1、2A、2B和2C，下半导体层107可以提供在基板100上。例如，基板100可以是硅基板，下半导体层107可以包括硅锗(SiGe)或锗(Ge)。下半导体层107可以是应变弛豫缓冲(SRB)层。在某些实施方式中，SRB层可以提供在下半导体层107下面，并且在这种情形下，SRB层的锗(Ge)浓度可以低于下半导体层107的上部分的锗(Ge)浓度。基板100可以包括NMOSFET区域NR和PMOSFET区域PR1-PR4。PMOSFET区域PR1-PR4可以包括第一至第四PMOSFET区域PR1、PR2、PR3和PR4。尽管为了描述的方便，第一至第四PMOSFET区域PR1、PR2、PR3和PR4以不同的名字命名，但是它们没有彼此分离。例如，第一至第四PMOSFET区域PR1、PR2、PR3和PR4可以构成单个PMOSFET区域。NMOSFET区域NR可以是其上形成n型晶体管的有源区，第一至第四PMOSFET区域PR1-PR4的每个可以是其上形成p型晶体管的有源区。NMOSFET区域NR和第一至第四PMOSFET区域PR1-PR4可以彼此水平地间隔开。例如，NMOSFET区域NR、第一PMOSFET区域PR1和第四PMOSFET区域PR4可以布置在平行于基板100的顶表面的第一方向D1上。此外，当在俯视图中看时，NMOSFET区域NR、第一PMOSFET区域PR1和第四PMOSFET区域PR4可以插设在第二PMOSFET区域PR2和第三PM本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有NMOSFET区域和PMOSFET区域的基板；在所述NMOSFET区域上的第一有源图案；在所述PMOSFET区域上的第二有源图案；在所述NMOSFET区域和所述PMOSFET区域之间的虚设图案；以及在所述基板上的器件隔离图案，填充所述第一有源图案、所述第二有源图案和所述虚设图案之间的沟槽，其中所述第一有源图案的上部分和所述第二有源图案的上部分具有在所述器件隔离图案之间突出的鳍形结构，所述第一有源图案的所述上部分和所述第二有源图案的所述上部分分别包括彼此不同的半导体材料，并且所述虚设图案的上部分包含绝缘材料。

【技术特征摘要】
2016.04.11 KR 10-2016-00443741.一种半导体器件，包括：具有NMOSFET区域和PMOSFET区域的基板；在所述NMOSFET区域上的第一有源图案；在所述PMOSFET区域上的第二有源图案；在所述NMOSFET区域和所述PMOSFET区域之间的虚设图案；以及在所述基板上的器件隔离图案，填充所述第一有源图案、所述第二有源图案和所述虚设图案之间的沟槽，其中所述第一有源图案的上部分和所述第二有源图案的上部分具有在所述器件隔离图案之间突出的鳍形结构，所述第一有源图案的所述上部分和所述第二有源图案的所述上部分分别包括彼此不同的半导体材料，并且所述虚设图案的上部分包含绝缘材料。2.根据权利要求1所述的半导体器件，其中所述第一有源图案包括在其下部分的第一下图案，所述第一下图案包括第一半导体材料，所述第一有源图案的所述上部分包括第二半导体材料，并且所述第二有源图案的所述上部分包括所述第一半导体材料。3.根据权利要求2所述的半导体器件，还包括插设在所述基板与所述第一有源图案之间、在所述基板与所述第二有源图案之间以及在所述基板与所述虚设图案之间的下半导体层，其中所述下半导体层包括所述第一半导体材料，并且所述下半导体层、所述第一下图案和所述第二有源图案彼此连接以形成单个一体的主体。4.根据权利要求2所述的半导体器件，其中所述第一半导体材料包括SiGe或Ge，并且所述第二半导体材料包括InAs、GaAs、AlAs、InGaAs、InAlAs、InAlAsSb、InP、InAlAsP、InGaAsP、GaAsSb、InAlSb、InSb、GaSb、AlSb、InGaSb、AlAsSb、AlAs、InGaP、GaAsP和AlGaAs中的至少一种。5.根据权利要求2所述的半导体器件，其中所述虚设图案包括在其下部分的第二下图案，并且所述第二下图案包括所述第一半导体材料。6.根据权利要求5所述的半导体器件，其中所述第二下图案的顶表面相对于所述基板位于比所述器件隔离图案的顶表面低的水平面处。7.根据权利要求5所述的半导体器件，其中所述第一下图案的顶表面相对于所述基板位于比所述第二下图案的顶表面高的水平面处。8.根据权利要求1所述的半导体器件，其中所述虚设图案的顶表面相对于所述基板位于比所述第一有源图案和所述第二有源图案的顶表面低的水平面处。9.根据权利要求8所述的半导体器件，其中所述虚设图案的所述顶表面与所述器件隔离图案的顶表面共平面。10.根据权利要求1所述的半导体器件，其中所述虚设图案的上部分具有在所述器件隔离图案之间突出的鳍形结构。11.根据权利要求10所述的半导体器件，还包括插设在所述虚设图案和所述器件隔离图案之间的蚀刻停止图案。12.根据权利要求1所述的半导体器件，其中所述第一有源图案、所述第二有源图案和所述虚设图案的每个提供为多个，并且所述第一有源图案之间的沟槽的深度、所述第二有源图案之间的沟槽的深度以及所述虚设图案之间的沟槽的深度彼此不同。13.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案在一方向上并排地布置，所述第一有源图案和所述第二有源图案的每个具有平行于所述方向的纵轴，并且所述第一有源图案和所述第二有源图案之间的沟槽比至少一个其它的沟槽浅。14.根据权利要求13所述的半导体器件，其中所述方向是第一方向，...

【专利技术属性】
技术研发人员：M坎托罗，许然喆，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR