半导体装置制造方法及图纸

本公开提供一半导体装置。上述半导体装置包括源极/漏极、栅极、形成于上述栅极的侧壁上的栅极间隔物、以及形成于上述源极/漏极上的介电元件。上述栅极间隔物形成于栅极与介电元件之间。形成一凹口于上述介电元件的上表面中。形成介电层于介电元件的上表面及上述凹口之上，使得上述介电层的一部分呈现出下凹的形状。蚀刻出穿过上述介电层及介电元件的接触孔。上述接触孔露出源极/漏极。填充上述接触孔以形成源极/漏极接点。

Semiconductor device

The present disclosure provides a half conductor device. The semiconductor device includes a source / drain electrode, a gate, a gate spacer formed on a side wall of the gate, and a dielectric element formed on the source / drain. The gate spacer is formed between the gate and the dielectric element. Forming a notch on the upper surface of the dielectric element. A dielectric layer is formed on the upper surface of the dielectric element and above the recess so that a portion of the dielectric layer exhibits a concave shape. A contact hole through which the dielectric layer and dielectric element is etched is etched. The contact holes expose the source / drain. The contact holes are filled to form a source / drain contact.

【技术实现步骤摘要】
半导体装置
本公开涉及一种半导体装置及其制造方法，且特别涉及一种具有增厚的栅极间隔物的半导体装置及其制造方法。
技术介绍
半导体集成电路(IC)工业经历了快速的成长。集成电路材料及设计的技术进步产生了许多集成电路世代，其中每一世代具有比上一世代更小及更复杂的电路。然而，这些进步增加了集成电路工艺及生产的复杂性，而为了让这些进步被实现，工艺及生产需要同步的发展。在集成电路演进的过程，功能密度(亦即，每一芯片面积的互连装置的数量)普遍地增加，然而几何尺寸(亦即，生产工艺可以产生的最小的元件或线)则降低。持续降低的几何尺寸为半导体的制造带来一些挑战。举例来说，制造过程当中可能会发生微电子元件(例如:源极/漏极与形成于其上的导电接点之间的错位)之间的错位(misalignment)，而可能损害半导体装置或降低其效能。此外，较小的装置尺寸可能造成较显著的寄生电容(parasiticcapacitance)，其亦可对半导体装置的效能造成负面影响。因此，虽然现行的半导体装置及其制造大致上满足其预期的用途，但并非在各层面都令人满意。
技术实现思路
本公开包括一种半导体装置，其包括晶体管。上述晶体管包括源本文档来自技高网...

【技术保护点】
一种半导体装置，包括:一第一晶体管，包括:一源极/漏极区；一栅极结构；一栅极间隔物，设置于该栅极结构的侧壁上；一第一介电材料，邻近于该栅极间隔物的一上部设置；一第二介电材料，邻近于该栅极间隔物的一下部设置，其中该第二介电材料与该第一介电材料的材料组成不同。

【技术特征摘要】
2016.03.08 US 15/063,9071.一种半导体装置，包括:一第一晶体管，包括:一源极/漏极区；一栅极结构；一栅极间...

【专利技术属性】
技术研发人员：林志翰，张哲诚，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71