宏晶体管器件制造技术

公开了宏晶体管结构。在某些情况下，所述宏晶体管结构具有类似于长沟道晶体管的相同数量的端子和特性，但是适合于深亚微米技术深亚微米工艺节点下的模拟电路。例如利用串联构造和布置的多个晶体管并且其中它们的栅极连结在一起能够实施宏晶体管结构，本文中通常被称为晶体管堆叠。利用多个并联的晶体管能够实施所述堆叠内的所述串联的晶体管中的一个或多个晶体管和/或所述堆叠内的所述串联的晶体管中的一个或多个晶体管能够具有不同于所述堆叠中的其它晶体管的所述阈值电压的阈值电压。或者，能够静态地或动态地控制所述宏晶体管内的所述串联的晶体管中的一个或多个晶体管以调谐所述宏晶体管的性能特征。所述宏晶体管结构能够用于诸如变容管、VCO、PLL、以及可调谐的电路之类的许多电路中。

Macro transistor device

Macro transistor structure is disclosed. In some cases, the macro transistor structure with the same number of terminals and characteristics similar to the long channel transistors, but analog circuit is suitable for deep submicron technology node under deep submicron technology. For example, a transistor structure is usually referred to in this paper, which uses a series of transistors constructed in series and arranged together and their gates are connected together to implement a macro transistor structure. To the threshold voltage of the threshold voltage of one or more transistors of one or more transistor implementation in the stack in the series and / or transistors in the stack in the series can have other transistor different from the stack in the use of a plurality of transistors parallel. Alternatively, one or more transistors in the series transistor in the macro transistor can be controlled statically or dynamically to tune the performance characteristics of the macro transistor. The macro transistor structure can be used in many circuits, such as varactor, VCO, PLL, and tunable circuits.

【技术实现步骤摘要】
宏晶体管器件本申请为分案申请，其原申请是2014年5月14日进入中国国家阶段、国际申请日为2011年11月14日的国际专利申请PCT/US2011/060652，该原申请的中国国家申请号是201180074850.0，专利技术名称为“宏晶体管器件”。
技术介绍
深亚微米工艺节点中(例如，45nm及以后)的集成电路设计涉及大量复杂的挑战，并且并入了诸如晶体管和变容管之类的微电子组件的电路已经面临这些水平的特别的复杂，特别是对于最优的器件参数和电路性能。随着工艺比例缩放进一步地发展，这些复杂的问题和限制将变得更显著。附图说明图1是根据本专利技术的实施例配置的串联宏晶体管(macro-transistor)的示意图；图2是根据本专利技术的实施例配置的并联-串联宏晶体管的示意图；图3是根据本专利技术的实施例配置的多阈值宏晶体管的示意图；图4是示出了输出电阻作为输出电压的函数的给定的工艺节点中的仿真结果的图表；图5A是根据本专利技术的实施例配置的动态-调谐的器件的示意图；图5B和5C分别示意性地示例了根据本专利技术的实施例配置的图5A中示出的可调谐器件的范例实施方式；图6展示了如何能够根据本专利技术本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括:多个晶体管，所述多个晶体管中的每一个晶体管都具有源极、漏极和栅极，所述晶体管串联电连接并且所述晶体管的相应的栅极连结在一起，其中，所述晶体管中的至少一个晶体管将退化提供至其它晶体管中的至少一个晶体管，并且其中，利用FinFET架构来实施所述多个晶体管。

【技术特征摘要】
1.一种半导体集成电路，包括:多个晶体管，所述多个晶体管中的每一个晶体管都具有源极、漏极和栅极，所述晶体管串联电连接并且所述晶体管的相应的栅极连结在一起，其中，所述晶体管中的至少一个晶体管将退化提供至其它晶体管中的至少一个晶体管，并且其中，利用FinFET架构来实施所述多个晶体管。2.根据权利要求1所述的半导体集成电路，其中，以45nm或更小的深亚微米工艺节点来实施所述电路。3.根据权利要求1所述的半导体集成电路，其中，所述电路具有与单个的晶体管相同数量的端子。4.根据权利要求1所述的半导体集成电路，其中，所述多个晶体管包括至少四个晶体管。5.根据权利要求1-4中的任一项所述的半导体集成电路，其中，所述晶体管中的至少一个晶体管的阈值电压低于所述其它晶体管中的至少一个晶体管的阈值电压。6.根据权利要求1-4中的任一项所述的半导体集成电路，其中，利用并联的晶体管阵列来实施所述晶体管中的至少一个晶体管。7.根据权利要求6所述的半导体集成电路，其中，至少一个所述并联的晶体管阵列是非对称的。8.根据权利要求1-4中的任一项所述的半导体集成电路，其中，利用并联的晶体管阵列来实施所述晶体管中的至少两个晶体管。9.根据权利要求8所述的半导体集成电路，其中，所述并联的晶体管阵列是非对称的。10.根据权利要求1-4中的任一项所述的半导体集成电路，其中，所述电路被包含在可调谐的堆叠配置中，所述可调谐的堆叠配置包括与非可调谐的晶体管器件串联电连接的可调谐的晶体管器件。11.根据权利要求10所述的半导体集成电路，其中，所述可调谐的晶体管器件将退化提供至所述非可调谐的晶体管器件。12.根据权利要求10所述的半导体集成电路，其中，所述可调谐的晶体管器件包括晶体管的并联阵列，并且配置为响应于所述阵列中的至少一个晶体管被选择信号导通而选择性地使信号通过。13.根据权利要求1-4中的任一项所述的半导体集成电路，其中，所述电路包括块体衬底。14.根据权利要求1-4中的任一项所述的半导体集成电路，其中，所述电路包括绝缘体上半导体衬底。15.一种变容管，包括根据权利要求1-4中的任一项所述的半导体集成电路。16.一种电压控制振荡器，包括根据权利要...

【专利技术属性】
技术研发人员：S·许沃宁，J·B·里兹克，F·欧马奥尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US