一种MOS晶体管的制备方法技术

本发明专利技术提供一种MOS晶体管的制备方法，制备所述源区和漏区时先采用湿法刻蚀形成V型沟槽，而后在所述V型沟槽内外延生长应力填充层，在所述栅区域附近的应力填充层中形成轻掺杂区域，最后进行离子注入形成源区及漏区。与现有技术中Σ型源、漏区相比较，本发明专利技术采用填充V型沟槽形成应力填充层作为源、漏区，使本发明专利技术的源、漏区凸起离沟道更近，从而本发明专利技术的源、漏区对沟道施加的应力效果更明显；V型沟槽中的应力填充层底部形成异质结，应力填充层底部的尖端漏电较多，从结构上改善本发明专利技术在ESD静电放电方面的应用；本发明专利技术填充V型沟槽形成的源、漏区离得较远，使有效沟道长度增加，改善了短沟道效应，有利于提高工作电流。

【技术实现步骤摘要】
—种MOS晶体管的制备方法
本专利技术属于半导体器件
，涉及一种MOS晶体管的制备方法。
技术介绍
随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS的源极/漏极设计上会采用轻掺杂漏极区(Lightly Doped Drain,LDD)结构,亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/漏极区相同的低掺杂区，以降低沟道区的电场。当如研究集成电路基础技术的目标在于获得更闻的单兀集成度、更闻的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗娃(SiGe on Insulator, SG0I),锗娃虚拟衬底(SiGe virtualsubstrate)等。局部应变技术通常只在半导体器件的局部向半导体沟道施加应力。局部应变技术主要有源漏区嵌入锗娃(SiGe)或碳化娃(SiC),双应力层(Dual Stress Layers,DSL)和浅槽隔离(Shallow Trench Isolation, STI)等。全局应变制造复杂，成本较高，局部应变与传统CMOS制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。已知，在N型金属氧化物半导体场效应晶体管(NM0SFET)来说，通过嵌入式碳化硅(SiC)技术在紧邻NMOS晶体管沟道的硅衬底中形成SiC外延层，SiC外延层会对沟道产生张应力，从而提高电子的迁移率，进而提高NMOS晶体管的性能；在P型金属氧化物半导体场效应晶体管(PM0SFET)来说，通过嵌入式锗硅(SiGe)技术在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率，进而提高PMOS晶体管的性能。现有技术中，如图1所示，Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率(High Performance 30 nm Gate Bulk CMOS for 45 nm Node with Σ-shapedSiGe-SD, H.0hta等，IEEE，2005)。不过，一方面，由于Σ型SiGe源、漏区对沟道施加的应力在该Σ型轮廓的凸出处最强，又由于该Σ型SiGe源、漏区的凸出位置A距离衬底表面还有一段距离，因此其对沟道的应力效果受限；另一方面，由于该Σ型源、漏区的凸出位置为相对的，该两个凸出位置离得越来越近时，不仅沟道掺杂需要变浅，容易导致源漏区注入的掺杂离子扩散至沟道区，而且该两个凸出位置容易产生穿通(punch)现象，导致器件失效；进一步，该两个凸出位置靠得很近时，使源、漏区分别与体区构成的Pn结离得很近，缩短了源、漏区之间的有效沟道长度，则源、漏区容易出现短沟道效应。但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。另一方面，现有技术中，通常是通过离子注入形成不同的掺杂分布，从而达到改变晶体管击穿电压的目的，以使晶体管应用在ESD静电放电保护方面，不过，现有技术中调整的击穿电压受限，同时现有技术未在器件的本质结构上进行改进。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种MOS晶体管的制备方法，解决技术问题是进一步增强器件中源区及漏区对沟道产生的应力，从而进一步提高沟道中载流子迁移率，以增加器件的工作电流；同时，进一步降低器件的击穿电压，以改善MOS晶体管在ESD (静电放电)保护方面应用的性能。为实现上述目的及其他相关目的，本专利技术提供一种MOS晶体管的制备方法，所述制备方法至少包括以下步骤:提供一衬底，在所述衬底上制备栅区域，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力；其中，制备所述源区和漏区的具体步骤为:I)采用湿法刻蚀，在所述栅区域两侧的所述衬底内对称形成V型沟槽；2)在所述V型沟槽内外延生长应力填充层以填充满所述V型沟槽，在所述栅区域附近的应力填充层中形成轻掺杂区域；3)以所述栅区域为掩膜，对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入形成源区及漏区。可选地，所述步骤I)中的衬底为(110)晶面衬底，所述V型沟槽侧壁间夹角为113.2。。可选地，在步骤I)中，形成的所述V型沟槽使栅区域部分悬空于所述衬底之上，其中，位于一 V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比小于等于1/3。可选地，位于一 V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比范围是 1/5 至 1/3。可选地，所述V型沟槽的最深处位于所述源区及漏区的底部之上。可选地，所述V型沟槽的最深处至所述衬底上表面距离为l(T50nm。可选地，所述V型沟槽的最深处位于所述源区及漏区的底部之下。可选地，所述V型沟槽最深处至所述衬底上表面距离为2(T60nm。可选地，所述步骤2)中外延生长所述应力填充层时通入的掺杂源为含Ge或C元素的第一掺杂源。可选地，所述步骤2)中外延生长所述应力填充层时通入的掺杂源还包括含B元素的第二掺杂源。可选地，所述步骤2)中所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加，而后进行退火，在所述栅区域附近的应力填充层中形成轻掺杂区域。可选地，所述步骤2)中形成轻掺杂区域采用对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入并退火的方法。可选地，所述步骤2)中外延生长应力填充层以填充满所述V型沟槽后继续外延生长。可选地，所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。可选地，所述衬底的材料为S1、SipxCx或SImGeyCx，其中，x的范围为0.θ1~θ.1，y的范围为0.1~0.30如上所述，本专利技术的一种MOS晶体管的制备方法，具有以下有益效果:与现有技术中Σ型源、漏区相比较，本专利技术采用填充V型沟槽形成应力填充层作为源、漏区，由于本文档来自技高网...

【技术保护点】
一种MOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：提供一衬底，在所述衬底上制备栅区域，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力；其中，制备所述源区和漏区的具体步骤为：1）采用湿法刻蚀，在所述栅区域两侧的所述衬底内对称形成V型沟槽；2）在所述V型沟槽内外延生长应力填充层以填充满所述V型沟槽，在所述栅区域附近的应力填充层中形成轻掺杂区域；3）以所述栅区域为掩膜，对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入形成源区及漏区。

【技术特征摘要】
1.一种MOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤:提供一衬底，在所述衬底上制备栅区域，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力；其中，制备所述源区和漏区的具体步骤为: 1)采用湿法刻蚀，在所述栅区域两侧的所述衬底内对称形成V型沟槽； 2)在所述V型沟槽内外延生长应力填充层以填充满所述V型沟槽，在所述栅区域附近的应力填充层中形成轻掺杂区域； 3)以所述栅区域为掩膜，对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入形成源区及漏区。2.根据权利要求1所述的MOS晶体管的制备方法，其特征在于:所述步骤I)中的衬底为(110)晶面衬底，所述V型沟槽侧壁间夹角为113.2°。3.根据权利要求1所述的MOS晶体管的制备方法，其特征在于:在步骤I)中，形成的所述V型沟槽使栅区域部分悬空于所述衬底之上，其中，位于一 V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比小于等于1/3。4.根据权利要求3所述的MOS晶体管的制备方法，其特征在于:位于一V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比范围是1/5至1/3。5.根据权利要求3或4所述的MOS晶体管的制备方法，其特征在于:所述V型沟槽的最深处位于所述源区及漏区的底部之上。6.根据权利要求5所述的MOS晶体管的制备方法，其特征在于:所述V型沟槽的最深处至所述衬底上表面距离为l(T50nm。7.根据权利要求1所述...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31