半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种受噪声影响较小而不使制造工艺更复杂并且不增加芯片面积的半导体装置。所述半导体装置包括：具有第一表面和第二表面的半导体衬底；在所述半导体衬底中位于所述第二表面侧的第一导电型漏区；位于衬底区的第一表面侧的第一导电型漂移区；位于所述漂移区的第一表面侧的第二导电型基区；位于所述半导体衬底的第一表面上的第一导电型源区，该源区将基区夹在该源区和所述漂移区之间；与所述基区相对并绝缘的栅电极；位于第一主表面上且与所述源区电连接的配线；以及，位于第一主表面上的第一导电膜，该第一导电膜与所述配线相对并绝缘，并且与所述衬底区电连接。

Semiconductor device and method of manufacturing the same

The present invention provides a semiconductor device that is less affected by noise and does not complicate the manufacturing process without increasing the area of the chip. The semiconductor device includes a semiconductor substrate having a first surface and a second surface; the second is located in the first conductive surface side of the drain region in the semiconductor substrate; a first surface drift region in the substrate area of the side of the first conductivity type; a second conductive type base is positioned on the first surface side of the drift region in the semiconductor substrate; a first surface of the first conductive type source region, the source region of the base region between the source region and the drift region; a gate electrode and the base region and relatively insulated; located on the first main surface and the source wiring area is electrically connected; well, in the first conductive film on the first major surface, the first conductive film and the relative distribution and insulation, and connected to the substrate zone.

【技术实现步骤摘要】
半导体装置及其制造方法相关申请的交叉引用2016年3月11日提交的第2016-048763号日本专利申请的全部公布内容，包括说明书、附图和摘要，在此通过引用并入本文。
本专利技术涉及半导体装置及其制造方法。
技术介绍
作为功率半导体装置，通常熟知的是例如沟槽栅极型纵向MOSFET(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应管)。当这种沟槽栅极型纵向MOSFET中产生噪声时，该噪声穿过在其漂移区(driftregion)和基区(baseregion)之间形成的pn结的结电容。然而，低频噪声增大该结电容的阻抗。这导致噪声不能容易地穿过结电容的问题。作为能够克服这个问题的半导体装置，被提议的有在专利文献1(日本未审查专利申请公布文献2009-260271)中描述的半导体装置和在专利文献2(美国专利5998833)中描述的半导体装置。专利文献1中描述的半导体装置的半导体衬底具有沟槽MOS区和电容形成区，在所述沟槽MOS区形成沟槽栅极型纵向MOSFET。在所述电容形成区，半导体衬底具有在漂移区内从主表面向背表面延伸的沟槽、在沟槽的表面上形成的绝缘膜、以及在绝缘体膜上形成的导电膜。所述导电膜具有源极电位(sourcepotential)。因此，所述导电膜和所述漂移区之间具有源-漏电容。专利文献2中描述的半导体装置在半导体衬底具有栅电极和导电膜。所述栅电极与夹在源区(sourceregion)和漂移区之间的基区的一部分绝缘并相对，所述导电膜与所述漂移区绝缘并相对。所述栅电极和所述导电膜在从半导体衬底的主表面向其背表面侧延伸的沟槽内。所述导电膜具有源极电位并相对于所述栅电极设置于背表面侧。从而，在导电膜和漂移区之间形成源-漏电容。【专利文献】专利文献1：日本未审查专利公布文献2009-260271；专利文献2：美国专利5998833。
技术实现思路
在专利文献1和专利文献2描述的半导体装置中，因为在源极和漏极之间形成的附加电容，降低了噪声的影响。但是，专利文献1中描述的半导体装置具有芯片面积增大的问题。相比而言，在专利文献2描述的半导体装置中，需要形成比传统的沟槽栅极型纵向MOSFET的沟槽深度大的沟槽。从在沟槽中形成绝缘膜以及需要两次或两次以上蚀刻的角度来看，这导致制造工艺变得复杂。根据本文的描述以及附图，另外的问题以及新的特征将变得明朗。根据一种实施方式的半导体装置具有半导体衬底，所述半导体衬底具有第一表面和第二表面，所述第二表面是位于所述第一表面的相反侧的表面。所述半导体衬底具有设置于所述第二表面侧并具有第一导电型的漏区、相对于衬底区设置于主表面侧并具有第一导电型的漂移区、相对于所述漂移区设置于主表面侧并具有第二导电型的基区、以及与主表面邻接的源区，所述源区将所述基区夹在该源区和漂移区之间。根据所述实施方式的半导体装置还具有栅电极、配线和第一导电膜。所述栅电极与夹在所述源区和漂移区之间的基区相对，并与基区绝缘。所述配线设置于所述第一表面上并且与所述源区电连接。所述第一导电膜与所述漏区电连接。所述第一导电膜设置于所述第一表面上，与所述配线相对并与所述配线绝缘。根据所述实施方式的半导体装置受噪声影响较小并且没有使制造工艺复杂化以及没有增大芯片面积。附图说明图1是示出第一实施方式的半导体装置的整体结构的俯视图；图2是第一实施方式的半导体装置在元件区的剖视图；图3是第一实施方式的第一变形例的半导体装置在元件区的剖视图；图4是第一实施方式的半导体装置在外围区的剖视图；图5A、5B和5C分别是第一实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；图6A和图6B分别是第一实施方式的第二变形例的半导体装置在元件区的剖视图；图7A和图7B分别是第一实施方式的半导体装置在前端步骤期间的剖视图；图8A和图8B分别是第一实施方式的半导体装置在第一绝缘膜成长步骤期间的剖视图；图9是第一实施方式的半导体装置在第一导电膜形成步骤期间在元件区的剖视图；图10A和图10B分别是第一实施方式的半导体装置在第二绝缘膜成长步骤期间的剖视图；图11A和图11B分别是第一实施方式的半导体装置在接触孔形成步骤中的剖视图；图12A和图12B分别是第一实施方式的半导体装置在接触孔栓形成步骤期间的剖视图；图13A和图13B分别是第一实施方式的半导体装置在配线图案化步骤期间的剖视图；图14是第一实施方式的半导体装置的等效电路图；图15A和图15B分别是第二实施方式的半导体装置的剖视图；图16是第二实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；图17是第二实施方式的半导体装置在导电膜&介质膜形成步骤期间在元件区的剖视图；图18A和18B分别是第三实施方式的半导体装置的剖视图；图19是第三实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；图20A和20B分别是第三实施方式的半导体装置在下部接触孔栓形成步骤期间的剖视图；图21A和图21B分别是第三实施方式的半导体装置在导电膜同时形成步骤期间的剖视图；图22A和图22B分别是第三实施方式的半导体装置在上部接触孔栓形成步骤期间的剖视图；图23A和图23B分别是第四实施方式的半导体装置的剖视图；图24是第四实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；图25是第四实施方式的半导体装置在蚀刻阻挡膜形成步骤期间的剖视图；图26A和图26B分别是第四实施方式的半导体装置在第二绝缘膜形成步骤期间的剖视图；图27A和图27B分别是第四实施方式的半导体装置在导电膜&接触孔栓同时形成步骤期间的剖视图；图28A和图28B分别是第四实施方式的半导体装置在第三绝缘膜形成步骤期间的剖视图；图29和图29B分别是第五实施方式的半导体装置的剖视图；图30A和图30B分别是第五实施方式的半导体装置在导电膜同时形成步骤期间的剖视图。具体实施方式下文将参照附图描述实施方式。在各个附图中，相同或相应的部分通过相同的参考数字标识。下文描述的实施方式中的至少一部分可以任意组合使用。【第一实施方式】下面将描述第一实施方式的半导体装置的构造。举例而言，第一实施方式的半导体装置是沟槽栅极型纵向MOSFET。如图1所示，第一实施方式的半导体装置具有半导体衬底SUB。所述半导体衬底SUB由例如单晶硅(Si)制成。该第一实施方式的半导体装置具有元件区ER和外围区PER。在元件区ER，在半导体衬底SUB中形成MOSFET。所述外围区PER位于第一实施方式的半导体装置的外围。如图2所示，所述半导体衬底SUB具有主表面(第一表面)MS和背表面(第二表面)BS。所述背表面BS是在所述主表面MS相反侧的表面。在元件区ER，半导体衬底SUB具有衬底区SUBR、漂移区DR、基区BR和源区SR。在元件区ER，半导体衬底SUB可以具有基接触区BCR。衬底区SUBR在半导体衬底SUB的背表面BS侧。所述衬底区SUBR具有n导电型。该衬底区SUBR充当MOSFET的漏区。漂移区DR在衬底区SUBR的主表面MS侧。所述漂移区DR具有n导电型。该漂移区DR优选地具有比衬底区SUBR的n型杂质浓度低的n型杂质浓度。基区BR在漂移区DR的主表面MS侧。该基区BR具有本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体衬底，该半导体衬底具有第一表面和在所述第一表面相反侧的第二表面；漏区，该漏区设置于所述半导体衬底的背表面侧并具有第一导电型；漂移区，该漂移区设置于所述半导体衬底中的所述漏区的第一表面侧并具有第一导电型；基区，该基区设置于所述半导体衬底中的所述漂移区的第一表面侧并具有第二导电型；源区，该源区设置在所述半导体衬底的第一表面内，将所述基区夹在所述源区和所述漂移区之间，并具有第一导电型；栅电极，该栅电极与夹在所述漂移区和所述源区之间的所述基区相对，并与所述基区绝缘；配线，该配线设置在所述半导体衬底的第一表面的上方并与所述源区电连接；以及第一导电膜，该第一导电膜设置在所述半导体衬底的第一表面的上方并与所述漏区电连接；其中，在所述半导体衬底的第一表面的上方，所述第一导电膜与所述配线相对并绝缘。

【技术特征摘要】
2016.03.11 JP 2016-0487631.一种半导体装置，包括：半导体衬底，该半导体衬底具有第一表面和在所述第一表面相反侧的第二表面；漏区，该漏区设置于所述半导体衬底的背表面侧并具有第一导电型；漂移区，该漂移区设置于所述半导体衬底中的所述漏区的第一表面侧并具有第一导电型；基区，该基区设置于所述半导体衬底中的所述漂移区的第一表面侧并具有第二导电型；源区，该源区设置在所述半导体衬底的第一表面内，将所述基区夹在所述源区和所述漂移区之间，并具有第一导电型；栅电极，该栅电极与夹在所述漂移区和所述源区之间的所述基区相对，并与所述基区绝缘；配线，该配线设置在所述半导体衬底的第一表面的上方并与所述源区电连接；以及第一导电膜，该第一导电膜设置在所述半导体衬底的第一表面的上方并与所述漏区电连接；其中，在所述半导体衬底的第一表面的上方，所述第一导电膜与所述配线相对并绝缘。2.根据权利要求1所述的半导体装置，还包括设置在所述配线和所述半导体衬底的第一表面之间的第一层间绝缘膜，其中，所述第一导电膜设置在所述第一层间绝缘膜内。3.根据权利要求1所述的半导体装置，还包括形成在所述配线上方的第二层间绝缘膜，其中，所述第一导电膜位于所述第二层间绝缘膜上方。4.根据权利要求2所述的半导体装置，还包括位于所述半导体衬底的第一表面上方并与所述源区连接的第二导电膜，其中，所述第二导电膜与所述第一导电膜相对并绝缘。5.根据权利要求4所述的半导体装置，还包括设置在所述第一导电膜和第二导电膜之间的介质膜，其中，所述介质膜具有比所述第一层间绝缘膜的介电常数高的介电常数。6.根据权利要求4所述的半导体装置，其中，所述第一导电膜和所述第二导电膜具有相同的材料并位于相同的平面之上。7.根据权利要求6所述的半导体装置，还包括接触孔栓，该接触孔栓具有位于所述配线和所述源区之间并将所述配线与所述源区电连接的下部接触孔栓和位于所述配线上方并与所述配线连接的上部接触孔栓，其中，所述第二导电膜设置在位于下部接触孔栓的高度位置和上部接触孔栓的高度位置之间的高度位置。8.根据权利要求6所述的半导体装置，其中，用铝或铝合金作为第一导电膜和第二导电膜中每一者的材料。9.根据权利要求1所述的半导体装置，还包括接触孔栓，该接触孔栓具有位于所述配...

【专利技术属性】
技术研发人员：守屋太郎，工藤弘仪，打矢聪，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP