制作半导体元件的方法技术

本发明专利技术公开一种制作半导体元件的方法。首先提供一基底，该基底上设有一栅极结构、一第一硬掩模设于栅极结构上以及一层间介电层环绕栅极结构及第一硬掩模。然后去除部分第一硬掩模，形成一第一硬掩模层于第一硬掩模及层间介电层上，最后平坦化部分第二硬掩模层以形成一第二硬掩模于第一硬掩模上。

【技术实现步骤摘要】

本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种与栅极结构上形成两层硬掩模的方法。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。然而，在现有的鳍状场效晶体管元件制作工艺中，结合金属栅极与接触插塞等元件的制作工艺时仍因制作工艺上的限制遇到一些瓶颈，例如完成金属栅极的制作后通常仍需多道光掩模分别于金属栅极正上方以及源极/漏极区域上方形成接触洞，造成制作成本增加。因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。
技术实现思路
为了解决上述问题，本专利技术提供一种制作半导体元件的方法。首先提供一基底，该基底上设有一栅极结构、一第一硬掩模设于栅极结构上以及一层间介电层环绕栅极结构及第一硬掩模。然后去除部分第一硬掩模，形成一第一硬掩模层于第一硬掩模及层间介电层上，最后平坦化部分第二硬掩模层以形成一第二硬掩模于第一硬掩模上。附图说明图1至图6为本专利技术优选实施例制作一半导体元件的方法示意图；图7为本专利技术另一实施例制作一半导体元件的示意图；图8至图9为本专利技术另一实施例制作一半导体元件的示意图。主要元件符号说明12基底14鳍状结构16栅极结构18栅极结构20栅极结构22栅极结构24间隙壁26源极/漏极区域28外延层30接触洞蚀刻停止层32层间介电层34功函数金属层36低阻抗金属层38硬掩模40凹槽42遮盖层44硬掩模层46硬掩模48接触插塞50介电层具体实施方式请参照图1至图6，图1至图6为本专利技术优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上可定义有一晶体管区，例如一PMOS晶体管区或一NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示)，其中鳍状结构14的底部被绝缘层，例如氧化硅所包覆而形成浅沟隔离，且部分的鳍状结构14上另分别设有多个栅极结构16、18、20、22。需注意的是，本实施例虽以四个栅极结构为例，但栅极结构的数量并不局限于此，而可视制作工艺需求任意调整。鳍状结构14的形成方式可以包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中。接着，对应三栅极晶体管元件及双栅极鳍状晶体管元件结构特性的不同，而可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemicalmechanicalpolishing,CMP)及回蚀刻制作工艺而形成一环绕鳍状结构14底部的浅沟隔离。除此之外，鳍状结构14的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样的，另可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制作工艺形成一浅沟隔离以包覆住鳍状结构14的底部。另外，当基底12为硅覆绝缘(SOI)基板时，则可利用图案化掩模来蚀刻基底上的一半导体层，并停止于此半导体层下方的一底氧化层以形成鳍状结构，故可省略前述制作浅沟隔离的步骤。栅极结构16、18、20、22的制作方式可依据制作工艺需求以先栅极(gatefirst)制作工艺、后栅极(gatelast)制作工艺的先栅极介电层(high-kfirst)制作工艺以及后栅极制作工艺的后栅极介电层(high-klast)制作工艺等方式制作完成。以本实施例的先栅极介电层制作工艺为例，可先于鳍状结构14上形成一优选包含高介电常数介电层以及多晶硅材料所构成的虚置栅极(图未示)，然后于虚置栅极侧壁形成间隙壁24。接着于间隙壁24两侧的鳍状结构14以及/或基底12中形成一源极/漏极区域26及/或外延层28、选择性于源极/漏极区域26及/或外延层的表面形成一金属硅化物(图未示)、形成一接触洞蚀刻停止层30覆盖虚置栅极，并形成一层间介电层32于接触洞蚀刻停止层30上。之后可进行一金属栅极置换(replacementmetalgate)制作工艺，先平坦化部分的层间介电层32及接触洞蚀刻停止层30，并再将虚置栅极转换为金属栅极的栅极结构16、18、20、22。金属栅极置换制作工艺可包括先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,NH4OH)或氢氧化四甲铵(TetramethylammoniumHydroxide,TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32与间隙壁24中形成一凹槽。之后形成一至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32表面齐平。其中，依先栅极介电层(high-kfirst)制作工艺或后栅极介电层(high-klast)制作工艺的不同，高介电常数介电层(图未示)的剖面可为一字形或U字形。在本实施例中，功函数金属层34优选用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层34可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层34与低阻抗金属层36之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层36则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungstenphosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。形成栅极结构16、18、20、22后可利用一蚀刻制作工艺，在不蚀刻间隙壁24、接触洞蚀刻停止层30以及层间介电层32的情况下，去除部分功本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底，该基底上设有栅极结构、第一硬掩模设于该栅极结构上以及层间介电层环绕该栅极结构及该第一硬掩模；去除部分该第一硬掩模；形成一第二硬掩模层于该第一硬掩模及该层间介电层上；以及平坦化部分该第二硬掩模层以形成一第二硬掩模于该第一硬掩模上。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底上设有栅极结构、第一硬掩模设于该栅极结构上以及层间介电层环绕该栅极结构及该第一硬掩模；去除部分该第一硬掩模；形成一第二硬掩模层于该第一硬掩模及该层间介电层上；以及平坦化部分该第二硬掩模层以形成一第二硬掩模于该第一硬掩模上。2.如权利要求1所述的方法，其中该第二硬掩模的宽度大于该第一硬掩模的宽度。3.如权利要求1所述的方法，还包含间隙壁以及接触洞蚀刻停止层设于该栅极结构及该第一硬掩模上方，该方法包含：去除部分该第一硬掩模及部分该间隙壁；以及形成该第二硬掩模于该第一硬掩模、该间隙壁、该接触洞蚀刻停止层及该层间介电层上。4.如权利要求1所述的方法，还包含间隙壁以及接触洞蚀刻停止层设于该栅极结...

【专利技术属性】
技术研发人员：廖端泉，陈益坤，戴锦华，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71