用于高密度集成电路设计的半导体器件及其制备方法技术

本发明专利技术涉及一种用于高密度集成电路设计的半导体器件及其制备方法。本发明专利技术在多层半导体层上刻蚀多层鳍结构。该多层鳍结构包括至少两个半导体层；各半导体层之间通过第二绝缘层隔离，各半导体层包括源区、漏区及沟道区。最后在多层鳍结构表面形成栅极层。多层鳍结构中的每个半导体层的源区、漏区及沟道区与该多层鳍结构表面的栅极层都将形成一个鳍式场效应晶体管，从而形成多个垂直堆叠且共享该栅极层的鳍式场效应晶体管。该半导体器件具有3D结构，且具有与传统的平面场效应晶体管类似的版图和构造，易于与传统的平面场效应晶体管制造工艺集成，可用于实现高度集成和紧凑的3D电路，为高性能、等比例缩小能力强的3D集成电路提供了基石。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，尤其涉及一种用于高密度集成电路设计的半导体器件及其制备方法。
技术介绍
三维集成电路(3D-IC)被认为是嵌入更高密度、更高性能电路的应用中，非常有前景的电路集成结构。这种多层集成电路将具有SOI器件的所有优势，特别是随着它的单元面积减小，它的电路密度将提高，总互连长度也因为应用纵向互连而被缩短，这将使得RC延迟减小、功耗降低。实现3D-IC的方法就是像三明治结构一样将功能层堆叠，并在功能层之间用绝缘层隔离。但是，这样的方法为改进3D技术带来了很多挑战。首先，最主要的问题是，如何在绝缘层上生产高质量的单晶硅，以便得到第二层及次层。虽然国际上有报道过激光重结晶(laser re-crystallization)、选择性横向过生长外延层(selective lateral overgrowth epitaxy)等方法，但这些方法不仅复杂，还可能导致位错缺陷。近年，有用锗、镍横向诱导重结晶的方法，但它不仅受到晶粒限制，还引入金属污染；另外，附着本文档来自技高网...

【技术保护点】
一种用于高密度集成电路设计的半导体器件，其特征在于，在第一方向上包括衬底层、在所述衬底层上形成的第一绝缘层以及在所述第一绝缘层上形成的多层鳍结构；所述多层鳍结构包括至少两个半导体层，各半导体层之间通过第二绝缘层隔离；各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；所述多层鳍结构的与所述沟道区对应的表面形成有栅电介质层；所述栅电介质层的表面形成有栅极层。

【技术特征摘要】
1.一种用于高密度集成电路设计的半导体器件，其特征在于，在第一方向
上包括衬底层、在所述衬底层上形成的第一绝缘层以及在所述第一绝缘层上形
成的多层鳍结构；所述多层鳍结构包括至少两个半导体层，各半导体层之间通
过第二绝缘层隔离；
各半导体层包括源区、漏区以及连接所述源区与漏区的沟道区；
各半导体层的源区、漏区及沟道区的位置分别在第一方向上对应；
所述多层鳍结构的与所述沟道区对应的表面形成有栅电介质层；
所述栅电介质层的表面形成有栅极层。
2.如权利要求1所述的半导体器件，其特征在于，当所述半导体器件采用
硬掩膜刻蚀方法制备时，所述多层鳍结构顶面的栅电介质层为所述多层鳍结构
顶面的残余掩膜；当所述半导体器件采用非硬掩膜刻蚀方法制备时，所述多层
鳍结构顶面的栅电介质层由该多层鳍结构侧面的栅电介质层延伸而成。
3.如权利要求1所述的半导体器件，其特征在于，所述第二绝缘层为埋氧
层。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体层为硅、锗
或镁硅材料；所述栅极层采用n+掺杂或p+掺杂的多晶硅。
5.一种用于高密度集成电路设计的半导体器件的制备方法，其特征在于，
包括如下步骤：
制备多层结构；所述多层结构在第一方向上包括衬底层、在所述衬底层上
形成的第一绝缘层、在所述...

【专利技术属性】
技术研发人员：郭昌松，
申请(专利权)人：深圳市海泰康微电子有限公司，
类型：发明
国别省市：广东;44