半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区分别包括第一和栅极区、半导体层堆叠件以及源极/漏极区。该方法还包括横向暴露并且氧化第一栅极区中的半导体层堆叠件以形成第一外氧化层和第一内纳米线组，以及暴露第一内纳米线组。第一高k/金属栅极（HK/MG）堆叠件包裹着第一内纳米线组。该方法还包括横向暴露并且氧化第二栅极区中的半导体层堆叠件以形成第二外氧化层和第二内纳米线组，以及暴露第二内纳米线组。第二HK/MG堆叠件包裹着第二内纳米线组。

【技术实现步骤摘要】
半导体器件及其制造方法本申请与2013年8月1日提交的美国专利申请第13/957,102号相关，在此通过引用将其成为本申请的一部分。
本专利技术总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
技术介绍
半导体集成电路（IC）工业已经经历了指数型增长。IC材料和设计的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC的发展过程中，功能密度（例如，每芯片面积上互连器件的数量）已经普遍增加，而几何尺寸（例如，通过制造工艺可制造的最小部件（或线））已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。按比例缩小也增加了加工和制造IC的复杂性，为了实现这些进步，对IC加工和制造中的类似发展也产生了需求。例如，三维晶体管已经被引入以替代平面晶体管。虽然现有的半导体器件和制造半导体器件的方法已经基本满足预期目的，但是它们不是在所有方面都完全令人满意。例如，将三维纳米结构引入栅极沟道提高了半导体器件工艺发展中的挑战。期望在这个领域具有改进。
技术实现思路
根据本专利技术的一个方面，提供了一种制造集成电路器件的方法，包括：提供前体，前体包括：具有第一金属氧化物半导体（MOS）区和第二MOS区的衬底、第一栅极区和第一源极/漏极区、以及第二栅极区和第二源极/漏极区，第一栅极区和第一源极/漏极区形成于第一MOS区中，第一栅极区包括半导体层堆叠件，第二栅极区和第二源极/漏极区形成于第二MOS区中，第二栅极区包括半导体层堆叠件，其中，半导体层堆叠件包括交替设置在衬底上方的一个或多个第一层以及一个或多个第二层；横向暴露第一栅极区中的半导体层堆叠件；氧化第一栅极区中的半导体层堆叠件以形成第一外氧化层和第一内纳米线组，第一内纳米线组中的第一纳米线从第一源极区延伸至相应的第一漏极区；去除第一外氧化层以暴露第一栅极区中的第一内纳米线组；形成包裹第一内纳米线组的第一高k/金属栅极（HK/MG）堆叠件；横向暴露第二栅极区中的半导体层堆叠件；氧化第二栅极区的半导体层堆叠件以形成第二外氧化层和第二内纳米线组，第二内纳米线组中的第二纳米线从第二源极区延伸至相应的第二漏极区；去除第二外氧化层以暴露第二栅极区中的第二内纳米线组；以及形成包裹第二内纳米线组的第二HK/MG堆叠件。优选地，第一MOS区是P型金属氧化物半导体（PMOS）区。优选地，第二MOS区是N型金属氧化物半导体（NMOS）区。优选地，该方法还包括：在氧化第二栅极区的半导体层堆叠件中的第二层之前，去除第一层。优选地，第一MOS区是NMOS区，而第二MOS区是PMOS区。优选地，该方法还包括：在氧化第一栅极区的半导体层堆叠件中的第二层之前，去除第一层。优选地，该方法还包括：通过以n型掺杂剂掺杂PMOS区中的半导体层堆叠件下面的部分衬底，形成第一抗穿通（APT）区。优选地，该方法还包括：通过以p型掺杂剂掺杂NMOS区中的半导体层堆叠件下面的部分衬底，形成第二APT区。优选地，第一内纳米线组包括在第一栅极区中平行且横向对齐的多个第一内纳米线。优选地，第二内纳米线组包括包括在第二栅极区中平行且横向对齐的多个第二内纳米线。优选地，第一内纳米线包括锗（Ge）。优选地，第二内纳米线包括硅（Si）。优选地，该方法还包括：在第一源极/漏极区和第二源极/漏极区中分别形成第一源极/漏极部件和第二源极/漏极部件。根据本专利技术的另一方面，提供了一种集成电路器件，包括：衬底，衬底具有N型金属氧化物半导体（NMOS）区和P型金属氧化物半导体（PMOS）区；位于NMOS区中的第一栅极区和第一源极部件，第一源极部件通过第一栅极区与相应的第一漏极部件分开；以及位于PMOS区中的第二栅极区和第二源极部件，第二源极部件通过第二栅极区与相应的第二漏极部件分开，其中，第一栅极区包括具有第一半导体材料的多个第一纳米线组，第一纳米线组从第一源极部件延伸至相应的第一漏极部件，其中，第二栅极区包括具有第二半导体材料的多个第二纳米线组，第二纳米线组从第二源极部件延伸至相应的第二漏极部件，以及其中，NMOS区和PMOS区均包括位于纳米线组之间的至少一个器件内隔离区以及位于NMOS区和PMOS区中的每一个的一侧的至少一个器件间隔离区，器件间隔离区的深度大于器件内隔离区的深度。优选地，第一半导体材料包括Si。优选地，第二半导体材料包括SiGe。优选地，该器件还包括：第一抗穿通（APT）区，形成于第一纳米线组的下方，第一APT注入有p型掺杂剂；以及第二APT区，形成于第二纳米线组的下方，第二APT注入有n型掺杂剂。优选地，器件内隔离区的深度在40nm至60nm之间。优选地，器件间隔离区的深度在60nm至120nm之间。根据本专利技术的又一方面，提供了一种集成电路器件，包括：衬底，包括金属氧化物半导体（MOS）区；栅极区，设置在衬底上方；以及源极部件，通过栅极区与对应的漏极部件分开，其中，栅极区包括从源极部件延伸至相应的漏部件的多个纳米线组，其中，纳米线组包括选自由Si和SiGe组成的组的半导体材料，以及其中，MOS区包括位于纳米线组之间的至少一个器件内隔离区和位于MOS区的一侧的至少一个器件间隔离区，器件间隔离区的深度大于器件内隔离区的深度。附图说明当结合附图阅读时，根据以下详细说明来最佳理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了论述的清楚，各个部件的尺寸可被任意增大或减小。图1是根据本专利技术各个方面的制造集成电路（IC）器件中的N型金属氧化物半导体（NMOS）区和P型金属氧化物半导体（PMOS）区的方法实例的流程图。图2A是根据本专利技术的一些实施例的器件前体的示意性立体图。图2B和图2C分别是根据本专利技术的一些实施例的沿着图2A中的线A-A和线B-B得到的器件前体的截面图。图3A是根据图1的方法构造的处在中间阶段的IC器件中的金属氧化物半导体（MOS）区的示意性立体图。图3B和图4A至图6A是根据图1的方法构造的处于各个制造阶段的半导体器件沿着图3A中的线A-A得到的截面图。图3C和图4B-6B是根据图1的方法构造的处于各个制造阶段的半导体器件沿着图3A中的线B-B得到的截面图。图5C至图6C是根据图1的方法构造的处于各个制造阶段的半导体器件沿着图3A中的线C-C得到的截面图。图7A至图15A是根据图1的方法构造的处于各个制造阶段的IC器件的NMOS区和PMOS区沿着图3A中的线A-A得到的截面图。图7B至图15B是根据图1的方法构造的处于各个制造阶段的IC器件的NMOS区和PMOS区沿着图3A中的线B-B得到的截面图。具体实施方式为了执行本专利技术的不同特征，下面的公开提供了很多不同的实施例或实例。下面描述了组件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例而不旨在限定。例如，在下面的说明书中，第一部件形成于第二部件上方或上面可包括第一部件和第二部件以直接接触的方式形成的实施例，也可包括附加的部件形成于第一部件和第二部件之间，使得第一部件和第二部件以不直接接触的方式形成的实施例。此外，本专利技术在各个实例中可能重复参考数字和/或字母。这种重复是为了简化和清楚的目的，但其本身并不表明论述的各个实施例和/或结构之间的关系。此外，为了便于描述附本文档来自技高网...

【技术保护点】
一种制造集成电路器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一金属氧化物半导体（MOS）区和第二MOS区；第一栅极区和第一源极/漏极区，形成于所述第一MOS区中，所述第一栅极区包括半导体层堆叠件；以及第二栅极区和第二源极/漏极区，形成于所述第二MOS区中，所述第二栅极区包括所述半导体层堆叠件，其中，所述半导体层堆叠件包括交替设置在所述衬底上方的一个或多个第一层以及一个或多个第二层；横向暴露所述第一栅极区中的所述半导体层堆叠件；氧化所述第一栅极区中的所述半导体层堆叠件以形成第一外氧化层和第一内纳米线组，所述第一内纳米线组中的第一纳米线从所述第一源极区延伸至相应的所述第一漏极区；去除所述第一外氧化层以暴露所述第一栅极区中的所述第一内纳米线组；形成包裹所述第一内纳米线组的第一高k/金属栅极（HK/MG）堆叠件；横向暴露所述第二栅极区中的所述半导体层堆叠件；氧化所述第二栅极区的所述半导体层堆叠件以形成第二外氧化层和第二内纳米线组，所述第二内纳米线组中的第二纳米线从所述第二源极区延伸至相应的所述第二漏极区；去除所述第二外氧化层以暴露所述第二栅极区中的所述第二内纳米线组；以及形成包裹所述第二内纳米线组的第二HK/MG堆叠件。...

【技术特征摘要】
2013.08.02 US 13/957,5001.一种制造集成电路器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一金属氧化物半导体MOS区和第二MOS区；第一栅极区和第一源极/漏极区，形成于所述第一MOS区中，所述第一栅极区包括半导体层堆叠件，其中，所述第一源极/漏极区邻接所述半导体层堆叠件；以及第二栅极区和第二源极/漏极区，形成于所述第二MOS区中，所述第二栅极区包括所述半导体层堆叠件，其中，所述半导体层堆叠件包括交替设置在所述衬底上方的一个或多个第一层以及一个或多个第二层；横向暴露所述第一栅极区中的所述半导体层堆叠件；氧化所述第一栅极区中的所述半导体层堆叠件以形成第一外氧化层和第一内纳米线组，所述第一内纳米线组中的第一纳米线从所述第一源极区延伸至相应的所述第一漏极区；去除所述第一外氧化层以暴露所述第一栅极区中的所述第一内纳米线组；形成包裹所述第一内纳米线组的第一高k/金属栅极HK/MG堆叠件；横向暴露所述第二栅极区中的所述半导体层堆叠件；氧化所述第二栅极区的所述半导体层堆叠件以形成第二外氧化层和第二内纳米线组，所述第二内纳米线组中的第二纳米线从所述第二源极区延伸至相应的所述第二漏极区；去除所述第二外氧化层以暴露所述第二栅极区中的所述第二内纳米线组；以及形成包裹所述第二内纳米线组的第二HK/MG堆叠件。2.根据权利要求1所述的方法，其中，所述第一MOS区是P型金属氧化物半导体PMOS区。3.根据权利要求1所述的方法，其中，所述第二MOS区是N型金属氧化物半导体NMOS区。4.根据权利要求3所述的方法，还包括：在氧化所述第二栅极区的所述半导体层堆叠件中的所述第二层之前，去除所述第一层。5.根据权利要求1所述的方法，其中，所述第一MOS区是NMOS区，而所述第二MOS区是PMOS区。6.根据权利要求5所述的方法，还包括：在氧化所述第一栅极区的所述半导体层堆叠件中的所述第二层之前，去除所述第一层。7.根据权利要求2所述的方法，还包括：通过以n型掺杂剂掺杂所述PMOS区中的所述半导体层堆叠件下面的部分所述衬底，形成第一抗穿通APT区。8.根据权利要求3所述的方法，还包括：通过以p型掺杂剂掺杂所述NMOS区中的所述半导体层堆叠件下面的部分所述衬底，形成第二APT区。9.根据权利要求1所述的方法，其中，所述第一内纳米线组包括在所述第一栅极区中平行且横向对齐的多个所述第一内纳米线。10.根据权利要求1所述的方法，其中，所述第二内纳米线组包括包括在所述第二栅极区中平行且横向对齐的...

【专利技术属性】
技术研发人员：江国诚，徐廷鋐，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71