本发明专利技术提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入（PAI）工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。
【技术实现步骤摘要】
本专利技术构思涉及一种采用应力记忆技术(SMT)制造半导体器件的方法。
技术介绍
为了改善金属氧化物半导体(MOS)晶体管的性能，可以提高MOS晶体管的沟道区的导电性。例如，可以改变沟道区的晶格结构，以增加电荷载流子的迁移率并且从而提高沟道区的导电性。应力记忆技术(SMT)是可用于改变沟道区的晶格结构的技术之一。具体而言，SMT需要在即将形成MOS晶体管的沟道的沟道区附近形成非晶区以及在应力诱导层位于非晶区上的时间对非晶区进行退火。因此，非晶区在由应力诱导层施加应力于其上的状态下再结晶。结果，形成变形的晶体。变形的晶体保持其变形状态，即使在去除应力诱导层之后亦如此。从而，可认为应力被记忆在变形的晶体中。变形的晶体在沟道区上起到应激物(stressor)的作用，其影响沟道区的晶格结构，从而增加电荷载流子的迁移率。同时，在SMT的再结晶工艺期间，因为非晶区在由应力诱导层在其中诱发的应力之下再结晶，所以晶体往往沿着各个晶向以不同的速率生长。例如，在再结晶工艺中，晶体生长速率可以在〈001〉晶向上大于在〈110〉晶向上。在此情形下，晶体生长的夹断点可出现在(111)晶面附近，从而产生堆叠错误，即产生缺陷区。晕圈硼偏析(halo boronsegregation)可出现在缺陷区，引起诸如期望的阈值电压的降低以及不期望的截止漏电流量的问题。
技术实现思路
根据本专利技术构思的一个方面，提供一种制造半导体器件的方法，该方法包括:提供具有衬底以及在衬底的上部的栅电极的结构；将掺杂非晶源/漏区分别形成至栅电极的两侦牝使得非晶源/漏区越过衬底的沟道区而彼此间隔开；以及随后对衬底进行退火，以使掺杂非晶源/漏区再结晶，并且其中掺杂非晶源/漏区至少通过将杂质注入衬底中形成，杂质将减小衬底的退火期间在不同的晶向上晶体生长速率之间的差异。根据本专利技术构思的另一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部设置的栅电极，使得衬底具有分别位于栅电极的两侧的源/漏区以及夹设在源/漏区之间的沟道区；通过在源/漏区中以在〈001〉和〈110〉两个晶向上实质上相同的速率生长晶体而在衬底的沟道区中诱发应力，〈001〉和〈110〉晶向分别实质上垂直于衬底的上表面和平行于衬底的上表面，并且其中在沟道区中诱发应力包括:非晶化源/漏区以形成非晶源/漏区，以及随后对非晶源/漏区进行使非晶源/漏区再结晶的固相外延(SPE)生长工艺。根据本专利技术构思的再一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部的栅电极，使得衬底具有位于栅电极两侧的源/漏区；执行使源/漏区非晶化的预非晶化注入(PAI)工艺；将(:或N注入非晶化的源/漏区中；形成覆盖衬底的应力诱导层；随后通过对衬底进行退火使非晶化的源/漏区再结晶；以及在衬底已经退火之后去除应力诱导层。根据本专利技术构思的又一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部设置的栅电极，使得衬底具有位于栅电极两侧的源/漏区；通过在-20°c至-100°c的温度范围内将C或N注入源/漏区而非晶化源/漏区；在衬底之上形成应力诱导层；以及通过在应力诱导层设置在衬底之上的情况下对衬底进行退火而使非晶化的源/漏区再结晶。附图说明通过以下参照附图对优选实施方式的详细说明，本专利技术构思的以上和其它方面和特征将变得更为明显，在附图中:图1为根据本专利技术构思的制造半导体器件的方法的第一实施方式的流程图；图2至图8和图10为中间结构的截面图，并且一起示出了根据本专利技术构思的制造半导体器件的方法的第一实施方式的示例；图9是曲线图，出于比较的目的，示出在图7所示的方法的步骤期间以及在类似方法(但其省去后PAI掺杂工艺)的相应步骤期间〈001〉固相外延(SPE)晶体生长速率；图11为根据本专利技术构思的制造半导体器件的方法的第二实施方式的流程图；图12为在根据本专利技术构思的制造半导体器件的方法的第二实施方式中由主要(essential)工艺形成的中间结构的截面图；以及图13至图16为中间结构的截面图，并且一起示出了根据本专利技术构思的制造半导体器件的方法的第三实施方式。具体实施例方式下面参照附图更全面地描述本专利技术构思的不同实施方式以及实施方式的示例。在附图中，以截面示出的元件、层以及区域(例如，注入区)的尺寸和相对尺寸以及形状可能为了清晰起见而夸大。特别地，半导体器件以及在其制造过程期间制造的中间结构的截面图示是示意性的。此外，在所有附图中相同的附图标记被用于表示相同的元件。还应理解的是，即使一个元件或层直接形成在另一个元件或层上,如图中所示,如果该元件或层被描述为位于所述另一元件或层“上”或“之上”，则这样的描述不仅包括该元件或层直接形成在所述另一元件或层上的所示情形，而且包括存在中间元件或层的情形。这里出于描述本专利技术构思的特定示例或实施方式的目的而使用的其它术语应结合上下文理解。例如，术语“包括”在本说明书中使用时表明存在所述特征或者工艺，但是不排除存在或增加特征或工艺。现将参照图1至图10描述根据本专利技术构思的制造半导体器件的方法的第一实施方式。参照图1和图2，提供其上具有栅电极120的衬底100 (SlOO)0栅电极120位于衬底的沟道区II上面，并且衬底100的源/漏区I位于沟道区II的两侧，从而位于栅电极120的两侧。在所述方法的这个步骤SlOO的更具体示例中，栅极绝缘膜图案110、栅电极120以及栅极掩模膜图案130形成在衬底100上，然后间隔膜135保形地形成在衬底100上，S卩，与包括栅电极120和栅极掩模膜图案130的下层形貌保形。在该方面，衬底100可以是(SP，可以是，但是不限于)P型衬底、体娃衬底(bulk silicon substrate)或者绝缘体上娃衬底。栅极绝缘膜图案110可以由娃氧化物、娃氮化物、SiON、GexOyNz、GexSiyOz、高k材料或者这些材料中各种材料的叠层(层的堆叠)形成。高k材料的示例包括(但是再一次不限于)HfO2, ZrO2, A1203、Ta2O5、铪硅酸盐、锆硅酸盐以及这些材料中各种材料的叠层。栅电极120可以是多晶S1、多晶SiGe、掺杂有杂质的多晶S1、金属(诸如Ta、Mo、Ru或Ni)或金属硅化物(诸如TaSiN或NiSi)或者TaN或TiN的单一膜、或者这些材料中各种材料的叠层。栅极掩模膜图案130可以包括硅氧化物或硅氮化物。间隔膜135可包括硅氮化物。参照图1和图3，接下来，执行预非晶化注入(PAI)工艺，以使源/漏区I非晶化(SllO)0具体而言，在此实施方式中，将Ge或Si注入源/漏区I中，从而形成非晶区140。此时，栅极掩模膜图案130保护栅电极120。此外，间隔膜135的沿着栅电极120的侧壁延伸的那些部分实质上防止Ge或Si被注入到沟道区II。然而，注入源/漏区I中的某些Ge或Si倾向于在衬底100中横向扩散。因此，衬底100的部分沟道区II (具体而言，沟道区II的与源/漏区I相邻的部分)可由于PAI工艺而非晶化。鉴于此，为了最小化在PAI工艺期间注入杂质的横向扩散，优选地以IOKeV至35KeV的注入能量注入Ge或Si。S卩，可控制PAI工艺的能量水平以最小化沟道区II的非晶化。参照图1和图4，接本文档来自技高网...
【技术保护点】
一种制造半导体器件的方法，所述方法包括：提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧；将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且其中，形成所述掺杂非晶源/漏区包括：将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。
【技术特征摘要】
2011.11.04 KR 10-2011-01146311.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧； 将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及 随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且 其中，形成所述掺杂非晶源/漏区包括:将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。2.根据权利要求1所述的方法，其中形成所述掺杂非晶源/漏区包括:将C或N注入所述衬底中。3.根据权利要求2所述的方法，其中注入C或N的能量水平处于5KeV至IOKeV的范围之内。4.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括: 执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及 随后以C或N掺杂所述非晶源/漏区。5.根据权利要求4所述的方法，其中注入Ge或Si的能量水平处于IOKeV至35KeV的范围之内。6.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括:在将所述衬底的区域非晶化的预非晶化注入工艺中，将C或N注入所述衬底中。7.根据权利要求2所述的方法，其中以1E14至5E15原子/cm2的剂量注入C或N，并且还包括将η导电类型杂质注入到所述掺杂非晶源/漏区中。8.根据权利要求1所述的方法，其中所述衬底的退火是在450°C至800°C的温度范围内执行。9.根据权利要求1所述的方法，还包括:在对所述衬底进行退火之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述掺杂非晶源/漏区施加应力。10.根据权利要求9所述的方法，还包括:在所述掺杂非晶源/漏区已经再结晶之后，去除所述应力诱导层。11.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及设置在所述衬底...
【专利技术属性】
技术研发人员：金锡勋，金相秀，高铤槿，李善佶，赵真英，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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