采用应力记忆技术制造半导体器件的方法技术

本发明专利技术提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入（PAI）工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。

【技术实现步骤摘要】

本专利技术构思涉及一种采用应力记忆技术(SMT)制造半导体器件的方法。
技术介绍
为了改善金属氧化物半导体(MOS)晶体管的性能，可以提高MOS晶体管的沟道区的导电性。例如，可以改变沟道区的晶格结构，以增加电荷载流子的迁移率并且从而提高沟道区的导电性。应力记忆技术(SMT)是可用于改变沟道区的晶格结构的技术之一。具体而言，SMT需要在即将形成MOS晶体管的沟道的沟道区附近形成非晶区以及在应力诱导层位于非晶区上的时间对非晶区进行退火。因此，非晶区在由应力诱导层施加应力于其上的状态下再结晶。结果，形成变形的晶体。变形的晶体保持其变形状态，即使在去除应力诱导层之后亦如此。从而，可认为应力被记忆在变形的晶体中。变形的晶体在沟道区上起到应激物(stressor)的作用，其影响沟道区的晶格结构，从而增加电荷载流子的迁移率。同时，在SMT的再结晶工艺期间，因为非晶区在由应力诱导层在其中诱发的应力之下再结晶，所以晶体往往沿着各个晶向以不同的速率生长。例如，在再结晶工艺中，晶体生长速率可以在〈001〉晶向上大于在〈110〉晶向上。在此情形下，晶体生长的夹断点可出现在(111)晶面附近，从而产生堆叠错本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧；将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且其中，形成所述掺杂非晶源/漏区包括：将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。

【技术特征摘要】
2011.11.04 KR 10-2011-01146311.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧； 将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及 随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且 其中，形成所述掺杂非晶源/漏区包括:将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。2.根据权利要求1所述的方法，其中形成所述掺杂非晶源/漏区包括:将C或N注入所述衬底中。3.根据权利要求2所述的方法，其中注入C或N的能量水平处于5KeV至IOKeV的范围之内。4.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括: 执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及 随后以C或N掺杂所述非晶源/漏区。5.根据权利要求4所述的方法，其中注入Ge或Si的能量水平处于IOKeV至35KeV的范围之内。6.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括:在将所述衬底的区域非晶化的预非晶化注入工艺中，将C或N注入所述衬底中。7.根据权利要求2所述的方法，其中以1E14至5E15原子/cm2的剂量注入C或N，并且还包括将η导电类型杂质注入到所述掺杂非晶源/漏区中。8.根据权利要求1所述的方法，其中所述衬底的退火是在450°C至800°C的温度范围内执行。9.根据权利要求1所述的方法，还包括:在对所述衬底进行退火之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述掺杂非晶源/漏区施加应力。10.根据权利要求9所述的方法，还包括:在所述掺杂非晶源/漏区已经再结晶之后，去除所述应力诱导层。11.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及设置在所述衬底...

【专利技术属性】
技术研发人员：金锡勋，金相秀，高铤槿，李善佶，赵真英，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：