半导体器件和半导体器件的制造方法技术

本发明专利技术涉及半导体器件和半导体器件的制造方法。提供了能够减小源极电极间电阻RSS（导通）并且减小芯片大小的半导体器件。根据本发明专利技术的半导体器件包括：芯片，其被分区为包括第一区域、第二区域和第三区域的三个区域；以及，公共漏极电极，其被设置在芯片的背表面上，其中，在第一和第三区域之间形成第二区域，在第一区域和第三区域中形成第一MOSFET，并且在第二区域中形成第二MOSFET。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。提供了能够减小源极电极间电阻RSS（导通）并且减小芯片大小的半导体器件。根据本专利技术的半导体器件包括：芯片，其被分区为包括第一区域、第二区域和第三区域的三个区域；以及，公共漏极电极，其被设置在芯片的背表面上，其中，在第一和第三区域之间形成第二区域，在第一区域和第三区域中形成第一MOSFET，并且在第二区域中形成第二MOSFET。【专利说明】相关申请的交叉引用本申请基于在2012年5月29日提交的日本专利申请N0.2012-121503并且要求其优先权的权益，其公开通过引用以其整体被并入在此。
本专利技术涉及。例如，本专利技术涉及包括绝缘栅型场效应晶体管的半导体器件及其制造方法，该绝缘栅型场效应晶体管具有垂直晶体管结构。
技术介绍
用于锂离子(Li+)电池保护的CSP (芯片尺寸封装)型MOSFET (金属氧化物半导体场效应晶体管)(EFLIP:用于锂离子电池保护的生态倒装芯片MOSFET)的开发已经从过去开始在进行。作为像这样的M0SFET，已知在背表面上设置由金属板或金属膜构成的漏极电极的单芯片双类型MOSFET结构(日本未审查专利申请公布N0.2008-109008 (Yoshida)和用于专利申请的PCT国际公布N0.2004-502293 (Kinzer等)的公布的日语翻译)。在Yoshida中公开的半导体器件中，通过使用在背表面上形成的公共漏极电极(未示出)在一个半导体衬底上封装两个MOSFET。在第一源极电极上，设置了连接到该第一源极电极的两个第一源极凸块电极。在第二源极电极上，设置了连接到该第二源极电极的两个第二源极凸块电极。沿着芯片的短边布置该第一源极凸块电极和第二源极凸块电极。在第一源极凸块电极之间设置第一栅极凸块电极，并且在第二源极凸块电极之间设置第二栅极凸块电极。在具有像这样的结构的MOSFET中，在沿着芯片的短边的方向上形成电流路径，并且电流流过在背表面上设置的公共漏极电极。而且，在Kinzer等中公开的半导体器件中，将芯片分区为四个区域，并且交错地布置FETl和FET2。FETl和FET2的每一个具有U形，并且FETl和FET2彼此接合。FETl和2的栅极焊盘Gl和G2在芯片的相对角处形成于它们各自的FETl和2的区域内。
技术实现思路
本专利技术人已经发现下面的问题。在单芯片双类型MOSFET中，在这些源极电极之间的电阻RSS (导通)(以下称为“源极电极间电阻RSS (导通)”)被用作其性能的指标，并且已经期望减小该源极电极间电阻RSS (导通)。当该单芯片双类型MOSFET在导通状态中时，源极电极间电阻RSS (导通)包括芯片电阻R (芯片)、Al扩展电阻R (Al)和背表面电阻R(背面金属)。在Yoshida中，通过在半导体衬底中在沿着芯片的短边的方向上形成水平方向电流路径来降低背表面电阻R(背面金属)。然而，在Yoshida中，因为需要增大芯片的长宽比，所以芯片大小变大。因此，有可能在封装容易度或封装可靠性上出现问题。第一方面是通过下述方式获得的半导体器件:以如下方式将芯片分区为包括第一区域、第二区域和第三区域的三个区域，使得第二区域形成在第一和第三区域之间；在第一区域和第三区域中形成第一 MOSFET ;在第二区域中形成第二 MOSFET ;并且，在芯片的背表面上形成公共漏极电极。根据该方面，有可能提供能够在不增大芯片大小的情况下减小源极电极间电阻RSS (导通)的半导体器件。【专利附图】【附图说明】通过下面结合附图描述特定实施例，上面和其他方面、优点和特征将更清楚，在附图中:图1示出根据第一实施例的半导体器件的配置；图2示出在图1中所示的半导体器件的栅极线的配置示例；图3是示出在沿着在图2中的线II1-1II所取的截面中的结构示例和电流路径的示意图；图4是示出在根据第一实施例的半导体器件中的电流路径的示意图；图5示出了根据第二实施例半导体器件的配置；图6示出在图5中所示的半导体器件的栅极线的配置示例；图7是沿着在图5中的线V1-VI所取的截面；图8是沿着在图5中的线VI1-VII所取的截面；图9是沿着在图5中的线VII1-VIII所取的截面；图10示出根据第二实施例的半导体器件的栅极线的另一个配置示例；图11示出根据第三实施例的半导体器件的配置；图12示出在图11中所示的半导体器件的栅极线的配置示例；图13示出根据第四实施例的半导体器件的配置；图14示出在图13中所示的半导体器件的栅极线的配置示例；图15示出根据第五实施例的半导体器件的配置；图16示出在图15中所示的半导体器件的栅极线的配置示例；图17示出根据第六实施例的半导体器件的配置；图18示出在图17中所示的半导体器件的栅极线的配置示例；图19示出根据第七实施例的半导体器件的另一种配置；图20示出在图19中所示的半导体器件的栅极线的配置示例；图21示出比较示例的配置；以及图22是示出在图21中所示的比较示例中的电流路径的示意图。【具体实施方式】以下参考附图来详细描述根据该方面的实施例。注意，为了说明实施例，贯穿所有附图，向具有相同功能的部件分配相同的符号，并且省略重复的说明。而且，实施例不是彼此不相关的，除非另外指定。即，它们以下述方式相关:一个实施例是另一个实施例的一部分或全部的修改示例、详细示例或补充示例。根据实施例的半导体器件涉及在背表面上包括公共漏极电极的单芯片双类型MOSFET。MOSFET中的一个被划分为两个区域，并且另一个MOSFET被设置为使得被夹在该一个MOSFET的两个被划分的区域之间。结果，改善了有效长宽比，而不增大芯片的整体长宽t匕，并且因此使得有可能减小源极电极间电阻RSS (导通)。第一实施例以下参考图1来描述根据第一实施例的半导体器件的配置。图1示出根据第一实施例的半导体器件10的配置。如图1中所示，半导体器件10包括芯片11、栅极线12、栅极焊盘Gl和G2与源极焊盘SI和S2。在这个实施例中，芯片11具有矩形。而且，将短边方向定义为“X方向”，将长边方向定义为“y方向”，并且，将高度方向定义为“z方向”。注意，贯穿附图，也以相同的方式定义方向。芯片11被分区为包括第一区域11a、第二区域Ilb和第三区域Ilc的三个区域。第一区域11a、第二区域Ilb和第三区域Ilc以此顺序被沿着X方向设置。即，在第一区域Ila和第三区域Ilc之间设置第二区域lib。S卩，在第一区域Ila和第三区域Ilc之间夹着第二区域lib。在第一区域Ila和第三区域Ilc中形成第一 MOSFET (以下称为“M0S1”)。S卩，将MOSl划分为两个区域。在第二区域Ilb中形成与第一 MOSFET不同的第二 MOSFET (以下称为“M0S2”)。S卩，M0S2被设置为使得被夹在被划分为两个区域的MOSl之间。在第一区域Ila和第三区域Ilc的每一个中设置了两个源极焊盘SI。这些源极焊盘SI电连接到M0S1。在第一区域Ila和第三区域Ilc的每一个中的两个源极焊盘SI之间设置电连接到MOSl的栅极焊盘Gl。在第二区域Ilb中设置了电连接到M0S2的两个源极焊盘S2。在两个源极焊盘S2之间设置了电连接到M0S2的栅极焊盘G2。栅极焊盘Gl和G2连接到相应的栅极线12。栅极线1本文档来自技高网...

【技术保护点】
一种半导体器件，包括：芯片，所述芯片被分区为包括第一区域、第二区域和第三区域的三个区域；以及公共漏极电极，所述公共漏极电极被设置在所述芯片的背表面上，其中，所述第二区域形成在所述第一区域和所述第三区域之间，第一MOSFET形成在所述第一区域和所述第三区域中，并且第二MOSFET形成在所述第二区域中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：铃木和贵，是成贵弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：