封装件结构及其形成方法技术

一种器件包括：底部封装件，其包括：互连结构、位于互连结构上方的模塑料层、位于模塑料层中的半导体管芯和嵌入在模塑料层中的焊料层，其中，焊料层的顶面低于模塑料层的顶面，并且顶部封装件通过由焊料层和顶部封装件的凸块形成的接合结构接合在底部封装件上。本发明专利技术实施例涉及封装件结构及其形成方法。

【技术实现步骤摘要】

本专利技术实施例涉及封装件结构及其形成方法。
技术介绍
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体工业已经经历了快速的发展。在大多数情况下，集成度的这种改进来自最小部件尺寸的不断减小，这允许更多的组件集成到给定区域内。然而，较小的部件尺寸可能导致更多的泄漏电流。随着对微型化、更高速度、更大带宽以及更低功耗和延迟的要求提高，也产生了对于半导体管芯的更小和更具创造性的封装技术的需要。由于半导体技术进一步发展，出现了作为有效替代的叠层封装半导体器件，从而进一步减小半导体器件的物理尺寸。在叠层封装半导体器件中，在不同的晶圆和封装件上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的封装件安装(即，堆叠)在彼此的顶部上，其间具有路由信号的标准界面。通过采用叠层封装半导体器件可以实现更高的密度。此外，叠层封装半导体器件可获得更小的形状因数、高成本效益、增长的性能以及较低的功率消耗。
技术实现思路
根据本专利技术的一些实施例，提供了一种器件，包括：底部封装件，包括：模塑料层，位于互连层的第一侧上；通孔，位于所述模塑料层中；和焊料层，位于所述通孔的顶面上；以及顶部封装件，接合在所述底部封装件上方，其中：所述顶部封装件包括第一凸块，并且其中，所述第一凸块和所述焊料层在所述顶部封装件和所述底部封装件之间形成接合结构。根据本专利技术的另一些实施例，还提供了一种器件，包括：底部封装件，包括互连结构、位于所述互连结构上方的模塑料层、位于所述模塑料层上的介电层、位于所述模塑料层中的半导体管芯以及嵌入在所述模塑料层中的焊料层，其中：所述焊料层的顶面低于所述模塑料层的顶面；以及顶部封装件，通过由所述焊料层和所述顶部封装件的凸块形成的接合结构接合在所述底部封装件上。根据本专利技术的又一些实施例，还提供了一种方法，包括：在介电层上沉积晶种层；图案化所述晶种层上方的光刻胶层以形成开口；在所述开口中形成焊料层；通过镀工艺，在所述焊料层上方形成导电层；将半导体管芯附接在所述介电层上；在所述介电层上方形成模塑料层以形成底部封装件，其中，所述半导体管芯、所述导电层和所述焊料层嵌入在所述模塑料层中；对所述模塑料层应用研磨工艺，直到暴露出所述半导体管芯的表面；对所述介电层应用电介质去除工艺直到暴露出所述焊料层的表面；以及将顶部封装件安装在所述底部封装件上。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1示出了根据本专利技术的各个实施例的叠层封装半导体器件的截面图；图2示出了根据本专利技术的各个实施例的底部封装件的部分的截面图；图3示出了根据本专利技术的各个实施例的在开口的底部中形成焊料层之后的图2所示的半导体器件的截面图；图4示出了根据本专利技术的各个实施例的在开口中填充导电材料之后的图3所示的半导体器件的截面图；图5示出了根据本专利技术各个实施例的在已经去除剩余的光刻胶层之后的图4所示的半导体器件的截面图；图6示出了根据本专利技术各个实施例的在已经去除晶种层的暴露部分之后的图5所示的半导体器件的截面图；图7示出了根据本专利技术的各个实施例的在介电层上安装半导体管芯之后的图6所示的半导体器件的截面图；图8示出了根据本专利技术的各个实施例的在半导体器件上方形成模塑料层之后的图7所示的半导体器件的截面图；图9示出了根据本专利技术的各个实施例的在对模塑料层的顶面应用研磨工艺之后的图8所示的半导体器件的截面图；图10示出了根据本专利技术的各个实施例的在模塑料层上方形成多个互连结构之后的图9所示的半导体器件的截面图；图11示出了根据本专利技术的各个实施例的在对介电层的表面应用图案化工艺之后的图10所示的半导体器件的截面图；图12示出了根据本专利技术的各个实施例的在将顶部封装件安装在底部封装件上之前的图11所示的半导体器件的截面图；图13示出了根据本专利技术的各个实施例的用于形成图1所示的半导体器件的方法的流程图；图14示出了根据本专利技术的各个实施例的又另一叠层封装半导体器件的截面图；图15示出了根据本专利技术的各个实施例的用于形成图14所示的半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。图1示出了根据本专利技术的各个实施例的叠层封装半导体器件的截面图。叠层封装半导体器件100可以包括底部封装件110和顶部封装件140。具体地，顶部封装件140堆叠在底部封装件110的顶部上。此外，顶部封装件140和底部封装件110通过由顶部封装凸块133、135、137和139形成的接合结构接合在一起，并且顶部封装凸块的相应的焊料层123、125、127和129嵌入在底部封装件110的模塑料层120中。如图1所示，接合结构包括通过回流工艺产生的四个焊料覆盖的凸块。以下将结合图12描述该回流工艺。在一些实施例中，顶部封装凸块133、135、137和139由诸如铜等的合适的导电材料形成。焊料层123、125、127和129包括锡(Sn)和/或其他合适的金属元素。焊料层的高度在从30um至50um的范围内。顶部封装件140的底面和底部封装件110的顶面之间具有间隙。如图1所示，间隙的高度限定为H。在一些实施例中，H等于30um。具有焊料层123、125、127和129的一个有利特性是嵌入在模塑料层120中的焊料层能够通过减小顶部封装件140的底面和底部封装件110的顶面之间的间隙来帮助减小叠层封装半导体器件100的总高度。底部封装件110包括介电层130、模塑料层120和互连结构112。如图1所示，模塑料层120介于介电层130与互连结构112之间。此外，半导体管芯121嵌入在模塑料层120中。如图1所示，半导体管芯121的衬底侧接合在介电层130上。半导体管芯121的互连侧与互连结构112直接接触。多个通孔122、124、126和128嵌入在模塑料层120中。如图1所示，每个通孔(例如，通孔122)的底面连接至互连结构112。每个通孔(例如，通孔122)的顶面与相应的焊料层(例如，焊料层123)的底面直接接触。通孔122、124本文档来自技高网...

【技术保护点】
一种器件，包括：底部封装件，包括：模塑料层，位于互连层的第一侧上；通孔，位于所述模塑料层中；和焊料层，位于所述通孔的顶面上；以及顶部封装件，接合在所述底部封装件上方，其中：所述顶部封装件包括第一凸块，并且其中，所述第一凸块和所述焊料层在所述顶部封装件和所述底部封装件之间形成接合结构。

【技术特征摘要】
2015.06.29 US 14/754,0701.一种器件，包括：底部封装件，包括：模塑料层，位于互连层的第一侧上；通孔，位于所述模塑料层中；和焊料层，位于所述通孔的顶面上；以及顶部封装件，接合在所述底部封装件上方，其中：所述顶部封装件包括第一凸块，并且其中，所述第一凸块和所述焊料层在所述顶部封装件和所述底部封装件之间形成接合结构。2.根据权利要求1所述的器件，还包括：第二凸块，形成在所述互连层的第二侧上。3.根据权利要求1所述的器件，其中：所述互连层包括至少一个互连介电层和形成在所述互连介电层中的金属线。4.根据权利要求1所述的器件，还包括：半导体管芯，与所述互连层直接接触。5.根据权利要求4所述的器件，其中：所述焊料层的顶面低于所述半导体管芯的第一侧。6.根据权利要求4所述的器件，其中：所述接合结构的下部位于所述半导体管芯的第一侧下方，并且所述接合结构的下部由晶种层围绕。7.根据权利要求1所述的器件，还包括：介电层，位于所述模...

【专利技术属性】
技术研发人员：陈宪伟，刘国全，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71