制造半导体器件的方法技术

本发明专利技术提供一种制造半导体器件的方法，在半导体器件的可靠性方面实现改善。在半导体衬底上，经由绝缘膜形成用于非易失性存储器中的存储器单元的存储器栅电极的硅膜，以便覆盖存储器单元的控制栅电极。在从外围电路区去除硅膜和绝缘膜之后，用于MISFET的栅电极的硅膜形成在半导体衬底的存储器单元区上的硅膜上及其外围电路区上。在图案化硅膜以在外围电路区上形成栅电极之后，从存储器单元区去除绝缘膜。随后，在存储器单元区上的硅膜上，形成氧化物膜。随后，回蚀存储器单元区上的硅膜上的氧化物膜和硅膜以经由绝缘膜形成相邻于控制栅电极的存储器栅电极。

【技术实现步骤摘要】
相关申请的交叉引用将2015年2月23日提交的日本专利申请No.2015032916的公开内容(包括说明书、附图以及摘要)整体并入本文作为参考。
本专利技术涉及一种制造半导体器件的方法且可适于用作例如制造包括非易失性存储器的半导体器件的方法。
技术介绍
对于电可写入/擦除非易失性半导体存储器件来说，已经广泛应用EEPROM(电可擦除且可编程只读存储器)。这种存储器件由目前广泛采用的闪存为代表，具有导电浮栅电极或在MISFET的栅电极下通过氧化物膜围绕的俘获绝缘膜。浮栅电极或俘获绝缘膜中的电荷存储状态用作存储信息且读取为晶体管的阈值。俘获绝缘膜是指能在其中存储电荷的绝缘膜，且其示例包括氮化硅膜。通过将电荷注入电荷存储区或从其释放，MISFET的阈值偏移以使MISFET操作为存储元件。闪存的示例包括采用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅单元。在这种存储器中，氮化硅膜用作电荷存储区。这与导电浮栅膜相比的优点在于，由于电荷的分散存储，因此数据保持可靠性高，且高的数据保持可靠性允许氮化硅膜上和下的氧化物膜较薄且允许用于写入/擦除操作的电压降低。日本未审专利公布No.2007-184323(专利文献1)描述了涉及非易失性半导体存储器件的技术。[现有技术文献][专利文献][专利文献1]日本未审专利公布No.2007-184323
技术实现思路
即使在具有非易失性存储器的半导体器件中，也希望最大化可靠性。本说明书和附图的陈述将使本专利技术的其他问题和新颖特征变得显而易见。根据实施例，制造半导体器件的方法是制造包括形成在半导体衬底的第一区中的非易失性存储器中的存储器单元以及形成在半导体衬底的第二区中的MISFET的半导体器件的方法。制造半导体器件的方法包括如下步骤：在半导体衬底的第一区上经由第一绝缘膜形成用于存储器单元的第一栅电极以及在半导体衬底上经由第二绝缘膜形成用于存储器单元的第二栅电极的第一导电膜以便覆盖第一栅电极。制造半导体器件的方法还包括如下步骤：从第二区去除第一导电膜以及第二绝缘膜以在第一区上保留第一导电膜和第二绝缘膜且随后在半导体衬底的第一区和第二区上经由第三绝缘膜形成用于第一导电膜上的MISFET的第三栅电极的第二导电膜。制造半导体器件的方法还包括如下步骤：图案化第二导电膜以在第二区上形成用于MISFET的第三栅电极，随后从第一区去除第三绝缘膜，且随后在第一区上的第一导电膜上形成第四绝缘膜。制造半导体器件的方法还包括如下步骤：回蚀第四绝缘膜和第一导电膜以经由第二绝缘膜形成用于相邻于第一栅电极的存储器单元的第二栅电极。根据实施例，可以改善半导体器件的可靠性。附图说明图1是示出实施例中的半导体器件的制造工艺的一部分的工艺流程图；图2是示出实施例中的半导体器件的制造工艺的另一部分的工艺流程图；图3是在其制造工艺过程中的实施例中的半导体器件的主要部分截面图；图4是在附图3之后的其制造工艺过程中的半导体器件的主要部分截面图；图5是在附图4之后的其制造工艺过程中的半导体器件的主要部分截面图；图6是在附图5之后的其制造工艺过程中的半导体器件的主要部分截面图；图7是在附图6之后的其制造工艺过程中的半导体器件的主要部分截面图；图8是在附图7之后的其制造工艺过程中的半导体器件的主要部分截面图；图9是在附图8之后的其制造工艺过程中的半导体器件的主要部分截面图；图10是在附图9之后的其制造工艺过程中的半导体器件的主要部分截面图；图11是在附图10之后的其制造工艺过程中的半导体器件的主要部分截面图；图12是在附图11之后的其制造工艺过程中的半导体器件的主要部分截面图；图13是在附图12之后的其制造工艺过程中的半导体器件的主要部分截面图；图14是在附图13之后的其制造工艺过程中的半导体器件的主要部分截面图；图15是在附图14之后的其制造工艺过程中的半导体器件的主要部分截面图；图16是在附图15之后的其制造工艺过程中的半导体器件的主要部分截面图；图17是说明步骤S14中的回蚀步骤的说明图；图18是在附图16之后的其制造工艺过程中的半导体器件的主要部分截面图；图19是在附图18之后的其制造工艺过程中的半导体器件的主要部分截面图；图20是在附图19之后的其制造工艺过程中的半导体器件的主要部分截面图；图21是在附图20之后的其制造工艺过程中的半导体器件的主要部分截面图；图22是在附图21之后的其制造工艺过程中的半导体器件的主要部分截面图；图23是在附图22之后的其制造工艺过程中的半导体器件的主要部分截面图；图24是在附图23之后的其制造工艺过程中的半导体器件的主要部分截面图；图25是实施例中的半导体器件的主要部分截面图；图26是存储器单元的等效电路图；图27是示出在“写入”、“擦除”以及“读取”操作过程中电压施加至所选存储器单元的独立部分的情况下的示例的图表；图28是其制造工艺过程中的第一研究示例中的半导体器件的主要部分截面图；图29是在附图28之后的其制造工艺过程中的第一研究示例中的半导体器件的主要部分截面图；图30是其制造工艺过程中的第二研究示例中的半导体器件的主要部分截面图；图31是在附图30之后的其制造工艺过程中的第二研究示例中的半导体器件的主要部分截面图；图32是示出另一实施例中的半导体器件的制造工艺的一部分的
工艺流程图；图33是其制造工艺过程中的其它实施例中的半导体器件的主要部分截面图；图34是在附图33之后的其制造工艺过程中的半导体器件的主要部分截面图；图35是在附图34之后的其制造工艺过程中的半导体器件的主要部分截面图；图36是在附图35之后的其制造工艺过程中的半导体器件的主要部分截面图；图37是其制造工艺过程中的又一实施例中的半导体器件的主要部分截面图；图38是其制造工艺过程中的另一实施例中的半导体器件的主要部分截面图；图39是在附图38之后的其制造工艺过程中的半导体器件的主要部分截面图；图40是在附图39之后的其制造工艺过程中的半导体器件的主要部分截面图；图41是在附图40之后的其制造工艺过程中的半导体器件的主要部分截面图；图42是在附图41之后的其制造工艺过程中的半导体器件的主要部分截面图；图43是在附图37之后的其制造工艺过程中的半导体器件的主要部分截面图；图44是在附图43之后的其制造工艺过程中的半导体器件的主要部分截面图；图45是在附图44之后的其制造工艺过程中的半导体器件的主要部分截面图；图46是在附图45之后的其制造工艺过程中的半导体器件的主要部分截面图；图47是在附图46之后的其制造工艺过程中的半导体器件的主要
部分截面图；图48是在附图47之后的其制造工艺过程中的半导体器件的主要部分截面图；图49是在附图48之后的其制造工艺过程中的半导体器件的主要部分截面图；图50是在附图49之后的其制造工艺过程中的半导体器件的主要部分截面图；图51是在附图50之后的其制造工艺过程中的半导体器件的主要部分截面图；图52是在附图51之后的其制造工艺过程中的半导体器件的主要部分截面图；图53是在附图52之后的其制造工艺过程中的半导体器件的主要部分截面图；图54是在附图53之后的其制造工艺过程中的半导体器件的主要部分截面图；以及图55是在附图54之后的其制造工艺过程中的半本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述半导体器件包括形成于半导体衬底的第一区中的非易失性存储器中的存储器单元以及形成于所述半导体衬底的第二区中的MISFET，所述方法包括以下步骤：(a)提供所述半导体衬底；(b)经由第一绝缘膜，在所述半导体衬底的所述第一区上形成用于所述存储器单元的第一栅电极；(c)经由第二绝缘膜，在所述半导体衬底上形成用于所述存储器单元的第二栅电极的第一导电膜，以便覆盖所述第一栅电极；(d)从所述第二区去除所述第一导电膜和所述第二绝缘膜，以在所述第一区上保留所述第一导电膜和所述第二绝缘膜；(e)在步骤(d)之后，经由第三绝缘膜，在所述第一区上的所述第一导电膜上以及在所述第二区的所述半导体衬底上形成用于所述MISFET的第三栅电极的第二导电膜；(f)图案化所述第二导电膜，以在所述第二区上形成用于所述MISFET的所述第三栅电极；(g)在步骤(f)之后，从所述第一区去除所述第三绝缘膜；(h)在步骤(g)之后，在所述第一区上的所述第一导电膜上形成第四绝缘膜；以及(i)回蚀所述第四绝缘膜和所述第一导电膜，以形成经由所述第二绝缘膜相邻于所述第一栅电极的用于所述存储器单元的所述第二栅电极。...

【技术特征摘要】
2015.02.23 JP 2015-0329161.一种制造半导体器件的方法，所述半导体器件包括形成于半导体衬底的第一区中的非易失性存储器中的存储器单元以及形成于所述半导体衬底的第二区中的MISFET，所述方法包括以下步骤：(a)提供所述半导体衬底；(b)经由第一绝缘膜，在所述半导体衬底的所述第一区上形成用于所述存储器单元的第一栅电极；(c)经由第二绝缘膜，在所述半导体衬底上形成用于所述存储器单元的第二栅电极的第一导电膜，以便覆盖所述第一栅电极；(d)从所述第二区去除所述第一导电膜和所述第二绝缘膜，以在所述第一区上保留所述第一导电膜和所述第二绝缘膜；(e)在步骤(d)之后，经由第三绝缘膜，在所述第一区上的所述第一导电膜上以及在所述第二区的所述半导体衬底上形成用于所述MISFET的第三栅电极的第二导电膜；(f)图案化所述第二导电膜，以在所述第二区上形成用于所述MISFET的所述第三栅电极；(g)在步骤(f)之后，从所述第一区去除所述第三绝缘膜；(h)在步骤(g)之后，在所述第一区上的所述第一导电膜上形成第四绝缘膜；以及(i)回蚀所述第四绝缘膜和所述第一导电膜，以形成经由所述第二绝缘膜相邻于所述第一栅电极的用于所述存储器单元的所述第二栅电极。2.根据权利要求1所述的制造半导体器件的方法，其中在步骤(i)中，在使得所述第四绝缘膜的蚀刻速度低于所述第一导电膜的蚀刻速度的蚀刻条件下，回蚀所述第四绝缘膜和所述第一导电膜。3.根据权利要求1所述的制造半导体器件的方法，其中所述第一导电膜由硅制成，以及其中所述第二导电膜由硅制成。4.根据权利要求3所述的制造半导体器件的方法，其中，在步骤(h)中，氧化所述第一导电膜的表面，以在所述第一区上的所述第一导电膜上形成由氧化物膜制成的所述第四绝缘膜。5.根据权利要求3所述的制造半导体器件的方法，其中，在步骤(h)中，等离子氧化所述第一导电膜的表面，以在所述第一区上的所述第一导电膜上形成由氧化物膜制成的所述第四绝缘膜。6.根据权利要求1...

【专利技术属性】
技术研发人员：满生彰，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP