半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。所述半导体器件的形成方法形成的晶体管，其作为沟道区的半导体外延层避免了离子掺杂时造成的晶格损伤，并且，用作形成沟道区的半导体外延层内不掺杂或者轻掺杂硼，减小了载流子散射，晶体管的载流子迁移率高，器件性能优越。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转的恒定材料特性和物理效应。为了使晶体管的性能保持在合适的水平，主要从以下两个方面进行改进:一是选择高K介质的材料作为栅介质层，选择金属材料作为栅电极层，以提高栅极的电学控制能力；二是通过各种方式向晶体管中引入应力，例如，向浅沟槽隔离结构中引入应力、在PMOS管的源/漏区填充SiGe、在NMOS管的源/漏区填充SiC，向晶体管的沟道区内填充应力应变材料等，提高晶体管沟道区的载流子迁移率。然而，采用现有技术的方法形成的半导体器件的性能仍然有待提高。
技术实现思路
本专利技术解决的问题是提供一种，提高形成的半导体器件的性能。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。可选的，所述半导体外延层的厚度为3nm-15nm。可选的，所述半导体外延层的形成工艺为选择性外延沉积工艺。可选的，所述半导体外延层的材料为SiGe、Ge或GaAs。可选的，所述半导体外延层内不掺杂或轻掺杂有硼离子。可选的，当所述半导体外延层的材料为SiGe时，Ge原子在SiGe中的浓度范围为0-80%ο可选的，还包括:形成位于所述半导体外延层表面的界面层。可选的,所述界面层的材料为娃,其厚度为0.5nm-3nm。可选的，所述第一离子掺杂的掺杂类型与第二离子掺杂的掺杂类型相同。可选的，还包括:在形成半导体外延层前，对所述阱区和阈值电压调节区进行退火处理。可选的，所述半导体衬底包括第一区域和第二区域，分别在第一区域和第二区域内形成阱区和阈值电压调节区；形成半导体外延层，所述半导体外延层位于第一区域和/或第二区域的半导体衬底表面。可选的，所述半导体衬底为硅衬底或绝缘体上硅衬底。与现有技术相比，本专利技术的技术方案具有以下优点:后续用于形成晶体管的沟道区的半导体外延层在阱区和阈值电压调节区之后形成，避免了离子掺杂形成阱区和阈值电压调节区时，掺杂离子对半导体外延层造成的晶格损伤，因此，晶体管的沟道区的质量较好，提高了晶体管的载流子迁移率，半导体器件的性能优越。进一步的，用作形成沟道区的所述半导体外延层内不掺杂或轻掺杂有硼离子，减小了载流子散射，有助于提高晶体管的载流子迁移率，并且还有助于调整晶体管的阈值电压。更进一步的，还包括:形成位于所述半导体外延层表面的界面层，所述界面层与半导体外延层和晶体管的栅介质层之间的界面较好，有效减小了沟道区与栅介质区界面处的界面态密度，有助于提高晶体管的性能。【附图说明】图1是本专利技术实施例的的流程示意图；图2-图10是本专利技术实施例的半导体器件的形成过程的剖面结构示意图。【具体实施方式】正如
技术介绍
所述，采用现有技术形成的半导体器件的性能仍然有待提高。经过研究发现，现有技术的半导体器件的性能主要受载流子迁移率的制约。具体地，所述载流子迁移率与沟道区及沟道区周边的部件材料的性能，以及形成质量、沟道区载流子散射、界面态密度，有较大关联。经过进一步研究发现，现有技术在形成半导体器件时，首先在半导体衬底表面形成有SiGe外延层，然后形成晶体管，所述晶体管的沟道区由SiGe外延层形成。然而，在形成晶体管的过程中，通常还包括在形成浅沟槽隔离结构后进行离子注入形成阱区、阈值电压调节区等步骤，上述离子注入的步骤会对用作形成沟道区的SiGe外延层造成损伤，形成晶格缺陷，并且注入到SiGe外延层中的掺杂原子会形成载流子散射，影响晶体管的载流子迁移率。经过进一步研究，提供了一种新的，将用作形成晶体管的沟道区的SiGe外延层放在阱区、阈值电压调节区之后形成，避免在晶体管沟道区形成晶格缺陷，从而提高晶体管的载流子迁移率和器件性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。请参考图1，本专利技术实施例的包括:步骤S10，提供半导体衬底；步骤Sll，分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；步骤S12，形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；步骤S13，在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。具体地，请参考图2，提供半导体衬底100。所述半导体衬底100为硅衬底或绝缘体上硅衬底，用于为后续工艺提供平台。本专利技术的实施例中，所述半导体衬底100为硅衬底，所述半导体衬底100包括第一区域I和第二区域II，其中第一区域I用于形成NMOS管，第二区域II用于形成PMOS管。本专利技术的实施例中，还包括:形成覆盖所述半导体衬底100表面的第一保护层101(Pad Oxide);形成覆盖所述第一保护层101表面的第一掩膜层102 ;形成贯穿所述第一保护层101、第一掩膜层102并贯穿部分厚度的半导体衬底的浅沟槽隔离结构(STI) 103。其中，所述第一保护层101用于在后续去除第一掩膜层102的工艺中保护半导体衬底100不受损坏，所述第一保护层101的材料为二氧化硅；所述第一掩膜层102用于后续形成浅沟槽隔离结构103时作为掩膜，其材料为氮化硅；所述浅沟槽隔离结构103用于隔离相邻区域的晶体管，其材料为绝缘材料，例如氧化硅。请参考图3，去除所述第一掩膜层102 (请参考图2)和第一保护层101 (请参考图2)，形成覆盖所述半导体衬底100表面的第二保护层104。去除所述第一掩膜层102和第一保护层101的工艺为刻蚀工艺，例如湿法刻蚀或干法刻蚀工艺。在本专利技术的实施例中，所述刻蚀工艺为湿法刻蚀，其采用的化学试剂为磷酸和稀释的氢氟酸，其分别可以有效去除第一掩膜层102和第一保护层101。需要说明的是，在本专利技术的实施例中，由于后续第二保护层104的材料与第一保护层101相同，在上述去除工艺中，仅要求完全去除第一掩膜层102，即氮化硅材料不再有残留，对第一保护层101的去除程度则并无太高要求。考虑到去除第一掩膜层102的过程中会去除部分第一保护层101，可能存在第一保护层101的厚度不均匀的情况，如果后续直接以第一保护层101为保护层进行离子注入，会对离子注入的深度产生影响，从而影响半导体器件的性能。为避免上述问题的出现，本专利技术的实施例中，还包括:形成覆盖所述半导体衬底100表面的第二保护层104，用于后续掺杂形成阱区和阈值电压调节区时对半导体衬底100进行保护。所述第二保护层104采用氧化工艺或者沉积工艺形成，其厚度均匀，且材料与第一保护层101相同，均为氧化硅。需要说明的是，在本专利技术的一个实例中，较佳的方案为:完全去除第一掩膜层102和第一保护层101，之后再形成覆盖所述半导体衬底100当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。

【技术特征摘要】

【专利技术属性】
技术研发人员：张帅，居建华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31