半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供衬底，并在所述衬底上形成若干栅极结构；在所述栅极结构两侧的衬底中形成沟槽；在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；对所述应力层进行脉冲刻蚀，使所述应力层与所述衬底相互齐平。本发明专利技术的技术方案具有以下优点：在形成应力层后，通过对所述应力层进行脉冲刻蚀，使半导体器件中的应力层的过量填充的部分能够尽量被去除；所述脉冲刻蚀能够调节对同一晶圆上不同尺寸的应力层的刻蚀量，从而使高出衬底表面不同高度的应力层被刻蚀的量不同，进而使这些应力层的高度尽量都与衬底表面相互齐平。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域。具体涉及一种。
技术介绍
现有的CMOS器件制造中，通常在源漏区的制造中采用应变硅技术，这种技术可以通过物理方法拉伸或是压缩源区或者漏区中的硅的晶格，从而对沟道区提供应力作用，进而提升CMOS器件中沟槽载流子迁移率，进而达到提高CMOS器件电学性能的目的。在现有的形成CMOS器件的过程中，往往先在衬底上形成栅极结构，然后在栅极结构两侧的衬底中形成沟槽，然后在沟槽中填充应力层，所述应力层在经过掺杂等处理后形成源区或者漏区。但是，现有制作所述源区或者漏区的方法可能会使应力层发生过量填充(over-fill)的现象，也就是说，在所述的沟槽中形成应力层后，应力层的表面高出衬底表面。一方面，这种现象会导致衬底表面变得不平整进而妨碍到后续的制造步骤的进行，另一方面，过量填充现象还可能会影响到应力层中的应力分布，导致应力层本应产生的应力减弱甚至消失，进而影响整个CMOS器件的性能。为了克服上述问题，现有的技术趋向于通过刻蚀的方式去除形成的应力层高出衬底的部分，也就是过量填充的部分。但是，由于在同一片晶圆(wafer)上不同的CMOS器件之间的尺寸可能不同，相应的，这些不同尺寸的CMOS器件中的沟槽的距离或者节距(pitch)也不同。在发生所述的过量填充(over-fi 11)现象时，在这些不同尺寸的沟槽中形成的应力层高出衬底的表面的高度也可能不同，也就是说，现有技术在克服所述过量填充现象的时候，对于同一片晶圆上的不同尺寸的CMOS器件，要刻蚀掉的应力层的厚度可能不一样，进而导致刻蚀过程难以控制。所以，以现有的方式对发生了过量填充的应力层的超出衬底的部分进行刻蚀，很容易造成刻蚀后这些不同储存的CMOS器件的应力层相对于衬底表面的高度仍旧不一样，例如，晶圆上一部分CMOS器件的应力层已经被刻蚀至理想的高度，也就是基本与衬底表面齐平，而晶圆另一区域中的其它尺寸的CMOS器件中的应力层可能因刻蚀程度不够而仍旧高出衬底，或者是相反的受到过多的刻蚀而低于衬底表面。因此，如何控制对应力层的刻蚀，以尽量去除应力层上的过量填充的部分，使经过刻蚀后的原本高出衬底程度不同的应力层均能够与衬底基本齐平，也就是经过刻蚀后的不同尺寸的应力层相对于衬底表面的高度趋于一致，成为本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术解决的问题是提供一种，使得同一晶圆上不同区域、不同尺寸的半导体器件中形成的应力层相对于衬底的高度基本相同。为解决上述问题，本专利技术提供一种，包括:提供衬底，并在所述衬底上形成若干栅极结构；在所述栅极结构两侧的衬底中形成沟槽；在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；对所述应力层进行离子掺杂以形成源区以及漏区；对所述源区以及漏区进行脉冲刻蚀，使所述源区以及漏区与所述衬底相互齐平。可选的，在衬底中形成若干沟槽的步骤中，使所述沟槽呈Σ型；在形成应力层的步骤中，所述应力层的材料为锗硅。可选的，在衬底中形成若干沟槽的步骤中，使所述沟槽呈U型；在形成应力层的步骤中，所述应力层的材料为碳化硅。可选的，在形成应力层的步骤中，采用外延生长的方式，在所述沟槽中形成所述应力层。可选的，在离子掺杂的步骤之后，进行脉冲刻蚀之前还包括以下步骤:对形成的源区以及漏区进行退火。可选的，在形成应力层的步骤之后，等离子刻蚀的步骤之前，还包括以下步骤:在所述衬底、栅极上形成掩模，并使所述应力层暴露出。可选的，等离子刻蚀的步骤包括:使刻蚀气体中包括三氟化氯、溴化氢或者氯气。可选的，使所述等离子刻蚀腔体的气压在10?200毫托的范围内，所述刻蚀设备的功率输出范围在100?2000瓦的范围，偏置功率的范围在O?500瓦的范围，功率输出的脉冲频率在100?10000赫兹的范围内，占空比在90%?0%的范围内。可选的，所述等离子刻蚀的刻蚀气体中包括溴化氢、氧气以及保护气体。可选的，溴化氢的流量在50?1000标准毫升每分钟的范围内，氧气的流量在I?50标准毫升每分钟的范围内，保护气体包括氦气以及IS气，氦气的流量在10?500标准毫升每分钟的范围内，IS气的流量在O?500标准晕升每分钟的范围内。与现有技术相比，本专利技术的技术方案具有以下优点:在形成应力层后，通过对所述应力层进行脉冲刻蚀，使半导体器件中的应力层的过量填充的部分能够尽量被去除；所述脉冲刻蚀能够调节对同一晶圆上不同尺寸的应力层的刻蚀量，从而使高出衬底表面不同高度的应力层被刻蚀的量不同，进而使这些应力层的高度尽量都与衬底表面相互齐平。【附图说明】图1是本专利技术在一实施例的流程示意图；图2a以及图3b是图1中各个步骤的半导体器件的结构示意图；图4为图1中步骤S6脉冲刻蚀中脉冲功率输出方式的示意图。【具体实施方式】在半导体器件的制造过程中可能使源区或是漏区在所述沟槽内过量填充，进而高出衬底；且源区或者漏区凸出衬底的高度也不同。以CMOS器件为例，现有的做法是在形成所述源区以及漏区后，将凸出衬底的一部分源区或者漏区，也就是源区以及漏区过量填充的部分通过刻蚀的方式去除。但是，由于同一晶圆上的不同的CMOS器件的沟槽的尺寸或者节距可能不同，相应的，在形成应力层后，刻蚀的工艺窗口的尺寸或者节距也不尽相同，所以对这些不同尺寸或者节距的应力层的刻蚀速率也会有差异，导致难以控制对于应力层的刻蚀量。为此，本专利技术提供一种，通过使刻蚀设备产生脉冲输出的功率，以间断的方式对半导体器件的应力层高出衬底的部分进行等离子刻蚀，使各个半导体器件中形成的应力层尽量与能够衬底表面相齐平。参见图1为本专利技术在一实施例中的流程示意图，本实施例包括以下步骤:步骤SI，提供衬底，并在所述衬底上形成若干栅极结构；步骤S2，在所述栅极结构两侧的衬底中形成沟槽；步骤S3，在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；步骤S4，对所述应力层进行离子掺杂以分别形成源区以及漏区；步骤S5，对掺杂后的源区以及漏区进行退火；步骤S6，对所述源区以及漏区进行脉冲刻蚀，使所述源区以及漏区与所述衬底相互齐平。通过上述步骤，使半导体器件中的应力层的过量填充的部分能够尽量被去除，脉冲刻蚀能够调节对同一晶圆上不同尺寸的应力层的刻蚀量，从而使高出衬底表面不同高度的应力层被刻蚀的量不同，进而使这些应力层的高度尽量都与衬底表面相互齐平。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例作详细的说明。参考图2a以及图2b,图2a与图2b为同一晶圆上不同位置的两个CMOS器件的一部分，执行步骤SI，提供衬底100，本实施例中，所述衬底100为硅衬底。在所述衬底100上形成若干栅极结构，包括本图2a以及图2b中分别示出的栅极结构110、140以及栅极结构210、240。所述的栅极110、140与栅极210、240可以是尺寸不同的栅极，这些尺寸不同的栅极用于形成尺寸不同的CMOS器件。栅极110、140之间以及栅极210、240之间的距离也用于定义后续步骤中在衬底100中形成的沟槽的尺寸。形成栅极结构110以及210的方法为本领域常用技术手段，本专利技术在此不作赘述。另外，所述栅极结构110以及210可以采用多晶硅(POly-Si)或者金属等材料形本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供衬底，并在所述衬底上形成若干栅极结构；在所述栅极结构两侧的衬底中形成沟槽；在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；对所述应力层进行脉冲刻蚀，使所述应力层与所述衬底相互齐平。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，任佳，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31