一种半导体器件的形成方法技术

本发明专利技术提供一种半导体器件的形成方法。在半导体衬底上形成栅介质层后，在栅介质层上由下至上依次形成第一材料层、阻挡层和第二材料层，并刻蚀第二材料层、阻挡层、第一材料层和栅介质层形成伪栅堆叠。上述技术方案中，形成的伪栅中，在栅介质层上包括三层作为伪栅材料的结构，在去除上述三层材料的伪栅结构过程中，阻挡层可作为刻蚀采用干法刻蚀高效去除第二材料层的刻蚀终点，并在去除阻挡层后，留下的第一材料层采用对于第一材料层和栅介质层具有较高刻蚀比的湿法刻蚀工艺去除，从而在保证除尽三层伪栅材料的同时，避免三层伪栅结构下方的栅介质层受到损伤。

【技术实现步骤摘要】

本专利技术涉及半导体制备领域，尤其是涉及一种半导体器件的形成方法。
技术介绍
随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。为此，集成电路制备工艺也不断革新，以提高制得的集成电路电器元件的质量。如在COMS制备工艺中，后栅(gate last)工艺已逐渐取代前栅(gate first)工艺以提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成栅极开口后，直接于栅极开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺以激活源漏中的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温加热，其会导致晶体管的阈值电压Vt漂移，从而影响半导体器件的电学性能。而在后栅工艺中，先在介质层的栅极开口内形成伪栅（如多晶硅),并在形成源区和漏区后，去除伪栅，形成栅沟槽，并填充栅极材料，以形成栅极。后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改善形成的半导体器件的电学性能。在后栅工艺的伪栅去除工艺中，湿法刻蚀工艺去除伪栅中的伪栅材料的效率低，且刻蚀成本大；采用干法刻蚀工艺可高效去除伪栅材料，但干法刻蚀的刻蚀选择比较低，在去除伪栅材料的同时，会伤及伪栅中，位于伪栅材料下方的栅介质层。因而曾有人尝试，先以干法刻蚀工艺去除大部分的伪栅材料，之后再以湿法刻蚀工艺去除剩余的伪栅材料，采用上述干法刻蚀和湿法刻蚀结合的方式，以提高伪栅材料去除的效率。但即使如此，在后栅工艺中仍然会出现伪栅材料过刻蚀而伤及伪栅材料下方的栅介质层的现象。为此，如何提高伪栅材料的刻蚀效率，在完全去除伪栅材料的同时，避免对于伪栅材料下方的栅介质层的损伤是本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的形成方法，在提高去除伪栅材料效率的同时，可有效避免伪栅材料下方的栅介质层受到损伤。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成栅介质层；在所述栅介质层上方形成第一材料层；在所述第一材料层上方形成阻挡层；在所述阻挡层上方形成第二材料层；依次刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层，形成伪栅堆叠；刻蚀所述第二材料层，至露出所述阻挡层；去除所述阻挡层；采用湿法刻蚀工艺去除所述第一材料层，形成栅极开口；在所述栅极开口内填充满金属材料，形成栅极。可选地，所述阻挡层材料为氮化硅、氮氧化硅或碳氧化硅。可选地，所述阻挡层与第二材料层的厚度比为：1:8至2：65；所述阻挡层与第一材料层的厚度比为：1:5至1:1。可选地，所述第一材料层的厚度为至所述阻挡层的厚度为至可选地，所述第一材料层和第二材料层为多晶硅层。可选地，去除所述第一材料层的湿法刻蚀工艺采用的刻蚀剂为TMAH。可选地，所述湿法刻蚀工艺的条件为：TMAH的体积百分比浓度为2%～20%，温度为30℃～60℃，时间为100s～300s。可选地，去除所述第二材料层的方法为干法刻蚀，去除所述阻挡层的方法为干法刻蚀或湿法刻蚀。可选地，采用湿法刻蚀去除所述阻挡层的刻蚀剂为DHF。可选地，所述DHF的体积百分比浓度为0.2%～0.1%。可选地，采用干法刻蚀去除所述阻挡层的工艺包括：控制反应腔的气压为3～10mtoor，偏置电压为100～250V，射频功率为100～400W，温度为45～60℃，所采用的刻蚀气体为含有CF4、O2和Ar的等离子体。可选地，采用干法刻蚀去除所述第二材料层的刻蚀剂为含有HBr、O2和Cl2的混合气体。与现有技术相比，本专利技术的技术方案具有以下优点：在所述半导体衬底上形成栅介质层后，在所述栅介质层上由下至上依次形成第一材料层、阻挡层和第二材料层，并刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层形成伪栅堆叠。通过上述技术方案，形成的伪栅中，在栅介质层上包括三层作为伪栅材料的结构：第一材料层、阻挡层和第二材料层。在去除上述三层伪栅材料层的过程中，所述阻挡层可作为高效去除所述第二材料层的刻蚀终点，并在去除所述阻挡层后，留下的第一材料层可采用对于第一材料层和栅介质层具有较高刻蚀比的湿法刻蚀工艺去除，从而在保证除尽所述三层伪栅材料的同时，避免所述三层伪栅结构下方的栅介质层受到损伤。上述技术方案，在高效去除为三层伪栅材料层的同时，有效避免造成伪栅下方的栅介质层受到损伤，从而确保后续形成的栅极的质量。附图说明图1至图7是本专利技术一个实施例提供的半导体器件的形成方法的结构示意图。具体实施方式正如
技术介绍
所述，在后栅工艺中，在伪栅去除过程中，经常会出现伪栅过刻蚀而损伤伪栅下方的栅介质层的缺陷。从而影响半导体制备的进程以及最终形成的栅极的质量。经分析，出现上述缺陷的原因是：在半导体制备过程中，会在同一片晶圆上同时形成多个栅极，而这些栅极的排列密度不同，包括密集区域和稀疏区域，在伪栅形成过程中，在后栅工艺的伪栅刻蚀阶段，基于各个伪栅的密度不同，进而伪栅材料的去除量存有差异。对于不同的伪栅中的伪栅材料去除过程中，相同时间的湿法刻蚀和干法刻蚀势必造成部分伪栅材料刻蚀不足，导致伪栅材料残余，以及部分伪栅材料刻蚀过量，进而造成伪栅材料下方的栅介质层损伤现象。针对上述缺陷，本专利技术提供了一种半导体器件的形成方法。在保证伪栅材料去除效率、节省伪栅材料去除成本的同时，有效避免伪栅材料下方的栅介质层受到损伤。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图，以栅极的形成方法中的刻蚀工艺为例，对本专利技术的具体实施例做详细的说明。图1至图7是本专利技术提供的半导体器件的形成方法的一个实施例的结构示意图。先参考图1所示，提供半导体衬底10，在所述半导体衬底10上形成栅介质层11、在所述栅介质层11上形成第一材料层12；在所述第一材料层12上形成阻挡层13；在所述阻挡层13上形成第二材料层14。本实施例中，所述半导体衬底10可以是单晶硅、多晶硅或非晶硅，也可以是硅、锗、砷化镓或硅锗化合物。所述半导体衬底10可具有外延层或绝缘层上硅等结构，现有的半导体衬底皆可作为本实施例的半导体衬底，在此不再一一列举。本实施例中，所述栅介质层11为氧化物层。所述栅介质层11的形成工艺可选为热氧化工艺。所述第一材料层12和本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底上形成栅介质层；在所述栅介质层上方形成第一材料层；在所述第一材料层上方形成阻挡层；在所述阻挡层上方形成第二材料层；依次刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层，形成伪栅堆叠；刻蚀所述第二材料层，至露出所述阻挡层；去除所述阻挡层；采用湿法刻蚀工艺去除所述第一材料层，形成栅极开口；在所述栅极开口内填充满金属材料，形成栅极。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成栅介质层；
在所述栅介质层上方形成第一材料层；
在所述第一材料层上方形成阻挡层；
在所述阻挡层上方形成第二材料层；
依次刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层，形成伪栅
堆叠；
刻蚀所述第二材料层，至露出所述阻挡层；
去除所述阻挡层；
采用湿法刻蚀工艺去除所述第一材料层，形成栅极开口；
在所述栅极开口内填充满金属材料，形成栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层材
料为氮化硅、氮氧化硅或碳氧化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，
所述阻挡层与第二材料层的厚度比为：1:8至2：65；
所述阻挡层与第一材料层的厚度比为：1:5至1:1。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料
层的厚度为至所述阻挡层的厚度为至5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料
层和第二材料层为多晶硅层。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第一
...

【专利技术属性】
技术研发人员：隋运奇，曾以志，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31