半导体器件制造技术

一种半导体器件包括：公共源极区，其形成在半导体衬底中；位线，其形成在半导体衬底之上；第一垂直沟道层和第二垂直沟道层，其耦接在位线与公共源极区之间，其中，第一垂直沟道层和第二垂直沟道层交替地布置在半导体衬底上；第一导电层，其层叠在半导体衬底之上以包围第一垂直沟道层的一侧；第二导电层，其层叠在半导体衬底之上以包围第二垂直沟道层的一侧；以及电荷储存层，其形成在第一垂直沟道层与第一导电层之间以及第二垂直沟道层与第二导电层之间。

【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用本申请要求2014年3月17日向韩国知识产权局提交的申请号为10-2014-0031042的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
本专利技术的各种实施例总体而言涉及一种半导体器件，且更具体而言，涉及一种包括存储器单元的半导体器件。
技术介绍
为了在预定的面积内形成更多个存储器单元，已经开发了具有垂直地层叠在衬底之上的存储器单元的三维结构存储串(或存储块)。另外，正对允许更多个存储器单元适合在预定的面积中的三维结构存储块进行更多的研宄。
技术实现思路
本专利技术的各种实施例涉及一种能够在预定的面积内形成更多个存储器单元的半导体器件。根据本专利技术的一个实施例的半导体器件可以包括:公共源极区，其形成在半导体衬底中；位线，其形成在半导体衬底之上；第一垂直沟道层和第二垂直沟道层，其耦接在位线和公共源极区之间，其中，第一垂直沟道层和第二垂直沟道层交替地布置在半导体衬底上；第一层叠导电层，其层叠在半导体衬底之上以包围第一垂直沟道层的一侧；第二层叠导电层，其层叠在半导体衬底之上以包围第二垂直沟道层的一侧；以及电荷储存层，其形成在第一垂直沟道层和第一层叠导电层之间以及在第二垂直沟道层和第二层叠导电层之间。根据本专利技术的一个实施例的半导体器件可以包括第一垂直沟道层和第二垂直沟道层，其垂直地耦接在半导体衬底和位线之间；第三垂直沟道层和第四垂直沟道层，其垂直地耦接在半导体衬底和公共源极线之间；第一多层导电层和第二多层导电层，其层叠在半导体衬底之上以分别地包围第一垂直沟道层的一侧和第二垂直沟道层的一侧；第三多层导电层和第四多层导电层，其层叠在半导体衬底之上以分别包围第三垂直沟道层的一侧和第四垂直沟道层的一侧；第一电荷储存层，其形成在第一垂直沟道层至第四垂直沟道层与第一多层导电层至第四多层导电层之间；第一管道沟道层，其形成在半导体衬底中，以使第一垂直沟道层和第四垂直沟道层的下部耦接；以及第二管道沟道层，其形成在半导体衬底中以使第二垂直沟道层和第三垂直沟道层的下部耦接。根据本专利技术的一个实施例的半导体器件可以包括:第一垂直沟道层、第二垂直沟道层、第五垂直沟道层和第六垂直沟道层，其垂直地耦接在半导体衬底与位线之间；第三垂直沟道层、第四垂直沟道层、第七垂直沟道层和第八垂直沟道层，其垂直地耦接在半导体衬底与公共源极线之间；第一多层导电层、第三多层导电层、第五多层导电层和第七多层导电层，其以预定的距离层叠在半导体衬底上，以分别包围第一垂直沟道层、第三垂直沟道层、第五垂直沟道层和第七垂直沟道层的一侧；第二多层导电层、第四多层导电层、第六多层导电层和第八多层导电层，其以预定的距离层叠在半导体衬底上，以分别包围第二垂直沟道层、第四垂直沟道层、第六垂直沟道层和第八垂直沟道层的一侧；以及电荷储存层，其形成在第一垂直沟道层至第八垂直沟道层与第一多层导电层至第八多层导电层之间；第一管道沟道层，其形成在半导体衬底中，以使第一垂直沟道层和第八垂直沟道层的下部耦接；第二管道沟道层，其形成在半导体衬底中，以使第二垂直沟道层和第三垂直沟道层的下部耦接；第三管道沟道层，其形成在半导体衬底中，以使第四垂直沟道层和第五垂直沟道层的下部耦接；以及第四管道沟道层，其形成在半导体衬底中，以使第六垂直沟道层和第四垂直沟道层的下部耦接。根据本专利技术的一个实施例的半导体器件可以包括:公共源极区，其形成在半导体衬底中；位线，其形成在半导体衬底之上；第一垂直沟道层和第二垂直沟道层，其耦接在位线和公共源极区之间，以在第一垂直沟道层和第二垂直沟道层中的每个的一侧处彼此面对；第一层叠导电层，其层叠在半导体衬底之上以包围第一垂直沟道层的另一侧；以及第二层叠导电层，其层叠在半导体衬底之上以包围第二垂直沟道层的另一侧。【附图说明】图1是图示根据本专利技术的一个实施例的半导体器件的框图；图2A和图2B是图示包括在图1中所示的存储块中的存储串的一个实施例的视图；图3是图示根据本专利技术的第一实施例的存储串的截面图；图4是图示图3中所示的存储串的立体图；图5是图示根据本专利技术的第一实施例的存储块的平面图；图6A和图6B是图示包括在图1中所示的存储块中的存储串的另一个实施例的视图；图7是图示根据本专利技术的第二实施例的存储串的电路图；图8是图示根据本专利技术的第二实施例的存储块的平面图；图9是图示图7中所示的存储串的截面图；图10是图示根据本专利技术的第三实施例的存储串的电路图；图11是图示根据本专利技术的第三实施例的存储块的平面图；图12是图示图10中所示的存储串的截面图；图13是图示根据本专利技术的一个实施例的存储系统的框图；图14是图示执行根据各种实施例的编程操作的融合式存储器件或融合式存储系统的框图；以及图15是图示包括根据本专利技术的一个实施例的快闪存储器件的计算系统的框图。【具体实施方式】在下文中，将参照附图详细地描述各种实施例。提供了附图以允许本领域普通技术人员理解本公开的实施例的范围。然而，本专利技术可以采用不同的形式来实施，并且不应解释为限制于本文中所阐述的实施例。确切地说，提供了这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。图1是图示根据本专利技术的一个实施例的半导体器件的框图。参见图1，半导体器件可以包括存储器阵列110和操作电路120至140。存储器阵列110可以包括多个存储块I1MB。存储块110MB中的每个可以包括多个存储器单元。在快闪存储器件中，存储块110MB中的每个可以包括快闪存储器单元。例如，快闪存储器单元可以具有由包括氮化物层的电荷储存层或多晶硅形成的浮栅。存储块110MB中的每个可以包括与位线耦接且与公共源极线并联耦接的存储串。存储串中的每个在半导体衬底之上可以具有二维结构或三维结构。以下详细地描述了包括三维结构的存储串的存储块I1MB。图2A和图2B是图示包括在图1中所示的存储块110MB之一中的存储串的视图。参见图2A和图2B，公共源极线SL可以形成在包括P阱PW的半导体衬底之上。垂直沟道层SP可以形成在公共源极线SL之上。垂直沟道层SP的顶部可以与位线BL耦接。垂直沟道层SP可以包括多晶硅。多个导电层DSL、WLO至WLn以及SSL可以在不同的高度/层处包围垂直沟道层SP。包括电荷储存层的多层(未示出)可以形成在垂直沟道层SP的表面上。多层还可以形成在垂直沟道层SP与导电层DSL、WLO至WLn以及SSL之间。最上面的导电层DSL可以是第一选择线(或者漏极选择线)，而最下面的导电层SSL可以是第二选择线(或源极选择线)。插设在漏极选择线DSL与源极选择线SSL之间的其余的导电层WLO至WLn可以是第一虚设字线(未示出)、字线以及第二虚设字线(未示出)。可以省略虚设字线。换言之，形成在不同层中(或者被形成为多层)的多个导电层DSL、WLO至WLn以及SSL可以形成在半导体衬底之上，以及穿通导电层DSL、WLO至WLn和SSL的垂直沟道层SP可以垂直地耦接在形成在半导体衬底上的公共源极线SL与位线BL之间。第一选择晶体管(或者漏极选择晶体管)DST可以形成在垂直沟道层SP的被第一选择线DSL包围的部分处。主单元晶体管(或主存储器单元)Co至Cn可以形成在垂直沟道层SP的分别被字线WLO至WLn包围的部分处。第二选择晶体本文档来自技高网...

【技术保护点】
一种半导体器件，包括：公共源极区，其形成在半导体衬底中；位线，其形成在所述半导体衬底之上；耦接在所述位线与所述公共源极区之间的第一垂直沟道层和第二垂直沟道层，其中，所述第一垂直沟道层和所述第二垂直沟道层交替地布置在所述半导体衬底上；第一层叠导电层，其层叠在所述半导体衬底之上以包围所述第一垂直沟道层的一侧；第二层叠导电层，其层叠在所述半导体衬底之上以包围所述第二垂直沟道层的一侧；以及电荷储存层，其形成在所述第一垂直沟道层和所述第一层叠导电层之间以及所述第二垂直沟道层和所述第二层叠导电层之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：车载龙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR