半导体器件及其制造方法技术

一种半导体器件及其制造方法，其中半导体器件包括：存储串；形成在存储串之下的用于源极线的第一金属图案；与第一金属图案水平间隔开的用于外围电路互连的第二金属图案；以及连接至第二金属图案的外围电路晶体管。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2014年3月12日提交的申请号为10-2014-0029008的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的各种示例性实施例涉及半导体器件及其制造方法，并且更具体地涉及包括三维存储串的半导体存储器件及其制造方法。
技术介绍
半导体器件包括能够储存数据的存储器件。存储器件包括其上设置有存储器单元串的存储器单元阵列区和其上设置有外围电路用以驱动存储器单元串的外围电路区。实现高度集成的半导体器件的建议包括：存储器件具有以三维布置的组成存储器单元串的存储器单元。近来，已开发了改善三维存储器件的操作特性、且进一步改善其集成度的各种技术。
技术实现思路
本专利技术的各种实施例涉及包括三维存储串的半导体器件及其制造方法。本专利技术的一个实施例提供一种半导体器件，该半导体器件包括：存储串；形成在存储串之下的用于源极线的第一金属图案；与第一金属图案水平间隔开的用于外围电路互连的第二金属图案；以及连接至第二金属图案的外围电路晶体管。本专利技术的另一个实施例提供一种半导体器件，包括：形成在衬底上的外围电路晶体管；设置在外围电路晶体管之上处于同一水平的金属图案；以及形成在金属图案之上的存储串，其中金属图案包括连接至外围电路晶体管的外围电路互连和连接至存储串的源极线。本专利技术的另一个实施例提供一种半导体器件，包括：位线；设置在位线之下的互连线和源极线，其中互连线和位线之间的距离与源极线和位线之间的距离相同；连接在位线和源极线之间的存储串；设置在互连线之下的页缓冲器电路；连接在页缓冲器电路和互连线之间的第一接触插塞；以及连接在互连线和位线之间的第二接触插塞。本专利技术的另一实施例提供一种制造半导体器件的方法，包括以下步骤：在衬底上形成晶体管；形成至少一个下层间绝缘层以覆盖晶体管；在下层间绝缘层上形成金属层；通过刻蚀金属层来形成用于源极线的第一金属图案和用于外围电路互连的第二金属图案；以及形成连接至第一金属图案的存储串。附图说明通过参照附图详细描述示例性实施例，本专利技术的上述和其他特征及优点对于本领域中的普通技术人员将变得更加显然，在附图中：图1是说明根据本专利技术的一个实施例的半导体器件的截面图；图2A至图2C是说明根据本专利技术的一个实施例的制造形成在半导体器件的存储串之下的结构的方法的截面图；图3是说明根据本专利技术的一个实施例的制造半导体器件的存储串的方法的立体图；图4是说明根据本专利技术的一个实施例的存储系统的框图；图5是说明根据本专利技术的一个实施例的计算系统的框图。具体实施方式在下文中将参照附图更充分地描述本专利技术，在附图中，示出了本专利技术的示例性实施例。然而，本专利技术可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本专利技术的范围。为了图示的方便，在附图中，部件的厚度和距离与实际的物理厚度和间隔相比被夸大。在以下的描述中，可能省略了已知相关功能和构成的详细解释以避免不必要地模糊本专利技术的主题。整个说明书和附图中相同的附图标记表示相同的元件。此外，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示与另一个部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅表示“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，并且“在…之上”的意思不仅是指“在某物的顶部之上”，还可以包括在具有中间特征或中间层的情况下在某物的顶部上的意思。图1是说明根据本专利技术的一个实施例的半导体器件的截面图。如在图1中所示，根据本专利技术的一个实施例的半导体器件包括：在衬底101上彼此水平间隔的金属图案151A、151B、151C；设置在金属图案151A、151B、151C之上的存储串ST；连接在存储串ST上的位线191；以及设置在金属图案151A、151B、151C之下且被配置成控制存储串ST的操作的外围电路115。金属图案151A、151B、151C设置在衬底101之上处于同一水平155。换言之，金属图案151A、151B、151C以相同的距离与位线191间隔开。金属间绝缘层153可以形成在金属图案151A、151B、151C之间。金属图案151A、151B、151C同时被图案化，且由相同材料形成。金属图案151A、151B、151C包括外围电路互连151A、151B，以及源极线151C。外围电路互连151A和151B连接至外围电路115。源极线151C连接至存储串ST，并且可以以存储块为单位划分或以存储串ST为单位划分。源极线151C可以连接至多个存储块。根据本专利技术的一个实施例，包括源极线151C的金属图案151A、151B和151C由诸如钨或铜的具有比硅低的电阻的金属形成。金属图案151A、151B和151C由诸如硅化钨的具有比硅低的电阻的硅化物形成。因此，根据本专利技术的源极线151C的电阻可以被降低为小于由硅衬底内部的杂质注入区形成或由掺杂的多晶硅形成的常规源极线的电阻。此外，根据本专利技术的一个实施例，由于源极线151C形成在与连接至外围电路115的外围电路互连151A和151B相同的水平155中，所以半导体器件的高度不因由金属形成的源极线151C而增加。存储串ST连接至源极线151C和位线191。存储串ST包括交替层叠在源极线151C上的单元层间绝缘层161和导电图案163，以及经由单元层间绝缘层161和导电图案163连接至源极线151C的沟道层165。根据本专利技术的一个实施例，由于沟道层165连接至由具有低电阻的金属形成的源极线151C，所以可以保证沿着沟道层165流动的单元电流。自导电图案163的最下层开始的至少一个层可以用作第一选择线，自其最上层开始的至少一个层可以用作第二选择线，而其余层可以用作字线。沟道层165可以沿着穿通单元层间绝缘层161和导电图案163的通孔的侧壁形成为管状以覆盖填充在通孔的中央区中的绝缘层。沟道层165可以形成为自穿通单元层间绝缘层161和导电图案163的通孔的表面向其中央区填充的掩埋状。沟道层165可以形成为具有包括管状和掩埋状的结构。尽管在该附图中未示出，但多层型绝缘层(未示出)被插入至沟道层165本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储串；用于源极线的第一金属图案，形成在所述存储串之下；用于外围电路互连的第二金属图案，与所述第一金属图案水平间隔开；以及外围电路晶体管，连接至所述第二金属图案。

【技术特征摘要】
2014.03.12 KR 10-2014-00290081.一种半导体器件，包括：
存储串；
用于源极线的第一金属图案，形成在所述存储串之下；
用于外围电路互连的第二金属图案，与所述第一金属图案水平间隔开；以及
外围电路晶体管，连接至所述第二金属图案。
2.如权利要求1所述的半导体器件，还包括：
位线，连接至所述存储串；以及
接触插塞，连接在所述第二金属图案和所述位线之间。
3.如权利要求1所述的半导体器件，还包括形成在所述第二金属图案和所述晶体管
之间的至少一个接触插塞和至少一个接触互连。
4.如权利要求1所述的半导体器件，其中，所述存储串包括：
交替层叠在所述第一金属图案上的单元层间绝缘层和导电图案；以及
沟道层，所述沟道层穿过所述单元层间绝缘层和所述导电图案连接至所述第一金属
图案。
5.如权利要求1所述的半导体器件，其中，所述第一金属图案与所述晶体管之中的
第一晶体管重叠。
6.如权利要求5所述的半导体器件，还包括形成在所述第一金属图案和所述第一晶
体管之间的至少一个接触插塞和至少一个接触互连。
7.如权利要求1所述的半导体...

【专利技术属性】
技术研发人员：洪韺玉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR