存储装置及其制造方法制造方法及图纸

本发明专利技术是关于一种存储装置，包括衬底、井区、隧穿介电层、第一导体层、隔离结构以及阻障层。井区位于衬底中，隧穿介电层位于井区上，第一导体层位于隧穿介电层上，隔离结构位于第一导体层、隧穿介电层、井区以及衬底中，其中隔离结构与井区之间具有阻障层。本发明专利技术可以改善存储装置的临界电压的均匀性以及隧穿电流的均匀性。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种。
技术介绍
内存可以分为易失性内存(Volatile memory)与非易失性内存(Non-volatilememory)两类。易失性内存在电源供应中断后，其内存所储存的数据便会消失；而非易失性内存即使电源供应中断，其内存所储存的数据并不会消失，重新供电后，就能够读取内存中的数据。因此，非易失性内存可广泛地应用在电子产品，尤其是可携带性产品。随着存储装置的集成度提高与尺寸缩小，存储装置的漏电流(Leakagecurrent)也跟着增加。当存储装置的井区中掺杂硼时，其边界区域的硼容易向外扩散(Out-Diffus1n)，以致井区边界区域的硼的掺杂浓度小于井区中间区域的硼的掺杂浓度。如此一来，当操作存储装置时，其临界电压(Threshold Voltage, Vt)则会随着井区内不同的掺杂浓度而有所变动。当临界电压的变动增大时，存储装置的可靠性(ReliabiIity )则会随之降低。由于先前技术是在井区的边界区域进行额外的离子注入工艺以补偿井区的边界区域向外扩散后的掺杂浓度。然而，此技术方案却会造成井区上的隧穿介电层的表面损伤且降低隧穿介电层的应力(Stress)，使得其临界电压位移(Vt shift)。为了改善临界电压位移的现象，则必须增加隧穿介电层的厚度。但隧穿介电层的厚度增加会导致其操作电压增加，此结果并不乐见于高集成度的元件上。因此，如何减少存储装置的漏电流且改善其临界电压的均勻性(Uniformity )则成为一门极需解决的课题。
技术实现思路
本专利技术的目的在于提供一种，可改善存储装置的临界电压的均匀性。本专利技术的目的是采用以下技术方案来实现的。一种存储装置，包括:井区，位于衬底中；隧穿介电层，位于该井区上；第一导体层，位于该隧穿介电层上；隔离结构，位于该第一导体层、该隧穿介电层、该井区以及该衬底中；以及阻障层，位于该隔离结构与该井区之间。本专利技术的目的还可采用以下技术措施进一步实现。较佳的，前述的存储装置，更包括:栅间介电层，位于该第一导体层的顶面与该隔离结构的顶面上；以及第二导体层，位于该栅间介电层上。较佳的，前述的存储装置，其中该阻障层更延伸位于该隔离结构与该第一导体层之间。较佳的，前述的存储装置，其中该阻障层包括含氮材料。较佳的，前述的存储装置，其中该含氮材料包括氮化硅或氮氧化硅。本专利技术的目的还采用以下技术方案来实现的。一种存储装置的制造方法，包括:提供衬底；在该衬底中形成井区；在该井区上形成隧穿介电层；在该隧穿介电层上形成第一导体层；在该第一导体层、该隧穿介电层、该井区以及该衬底中形成沟渠；以及进行表面处理工艺，使得该沟渠的侧面与底面上形成阻障层。本专利技术的目的还可采用以下技术措施进一步实现。较佳的，前述的存储装置的制造方法，其中该表面处理工艺包括氮化处理、氮氧化处理或等离子体处理。较佳的，前述的存储装置的制造方法，其中该表面处理工艺包括氮化处理，且该氮化处理包括热处理、等离子体处理或氮氧化处理。较佳的，前述的存储装置的制造方法，其中该阻障层包括含氮材料。较佳的，前述的存储装置的制造方法，其中该含氮材料包括氮化硅或氮氧化硅。借由上述技术方案，本专利技术至少具有下列优点及有益效果:本专利技术可利用上述阻障层来防止或减少井区与第一导体层中掺杂的掺质向外扩散，减少井区与第一导体层的掺质的掺杂浓度在边界区域与中间区域的差异。如此一来，井区与第一导体层的边界区域较不会产生漏电流的现象，进而改善本专利技术的存储装置的临界电压的均匀性以及隧穿电流的均匀性。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。【附图说明】图1A至图1G为依照本专利技术实施例所绘示的存储装置的制造流程剖面示意图。【主要元件符号说明】10:沟渠20:隔离结构100:衬底110:井区120:隧穿介电层130:第一导体层140:掩膜层145:表面处理工艺150:阻障层160:栅间介电层170:第二导体层【具体实施方式】为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本专利技术提出的一种的【具体实施方式】、结构、特征及其功效，详细说明如后。图1A至图1G为依照本专利技术实施例所绘示的存储装置的制造流程剖面示意图。请参阅图1A，提供衬底100，衬底100例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator, SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。接着，在衬底100中形成井区110。井区110可以借由图案化的掩膜层以及进行离子注入工艺来形成。在一个实施例中，衬底100具有第一导电型；井区110也具有第一导电型，其中第一导电型例如是P型。在另一个实施例中，衬底100具有第一导电型；井区110具有第二导电型，其中第一导电型例如是N型；第二导电型例如是P型。在井区110上形成隧穿介电层120。隧穿介电层102可以由单材料层构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料为介电常数低于4的介电材料，例如是氧化硅或氮氧化硅。高介电常数材料为介电常数高于4的介电材料，例如是HfAlO、HfO2, Al2O3或Si3N4。隧穿介电层120也可以依据能隙工程理论(Band-gapEngineering Theory)选择可以提高注入电流的双层叠层结构或是多层叠层结构。双层叠层结构例如是低介电常数材料与高介电常数材料所组成的双层叠层结构(以低介电常数材料/高介电常数材料表示)，例如是氧化硅/HfS1、氧化硅/Hf02或是氧化硅/氮化硅。多层叠层结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层叠层结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/A1203/氧化硅。隧穿介电层120的形成方法例如是化学气相沉积法、原位蒸汽生成法(ISSG)、低压自由基氧化法(LPRO)或炉管氧化法等来形成。之后，在隧穿介电层120上形成第一导体层130 (例如是做为浮置栅极)。第一导体层130材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沈积法来形成。掺杂多晶硅中的掺质例如是硼。请参阅图1B，在第一导体层130上形成图案化的掩膜层140。掩膜层140的材料例如是硅材料、金属材料、氧化物或对后续表面处理工艺145不具反应性的材料等。只要掩膜层140的材料与衬底100、隧穿介电层120以及第一导体层130的材料之间具有高度的刻蚀选择比，本专利技术的掩膜层140的材料并不限于此。请参阅图1C，在第一导体层130、隧穿介电层120、井区110以及衬底1当前第1页1 2 本文档来自技高网...

【技术保护点】
一种存储装置，其特征在于包括：井区，位于衬底中；隧穿介电层，位于该井区上；第一导体层，位于该隧穿介电层上；隔离结构，位于该第一导体层、该隧穿介电层、该井区以及该衬底中；以及阻障层，位于该隔离结构与该井区之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：薛家倩，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71