【技术实现步骤摘要】
半导体结构的双重图案工艺方法
本专利技术涉及半导体工艺
,特别是涉及一种不需要过多的层叠结构或是用到任何平坦化步骤的交错式双重图案化工艺方法。
技术介绍
在半导体工艺中,为了要将集成电路布局转移到半导体晶圆上,集成电路布局会先以光掩膜图形来设计形成,之后再将光掩膜图案转移到层结构上。然而,随着半导体器件(如内存结构)的微型化与高积集度的需求演进,器件变得越来越微细,光掩膜的尺度也变得越来越小。因此,业界开发出双重图案工艺来制作具有更小接触窗(接触洞)尺寸的半导体结构。尽管如此,为了获得所要的最终图形,工艺中会用到多重的层叠结构,因而增加了整体结构的高度,导致深宽比变大。为了制作出更精确的结构以及获得更佳的半导体器件效能,高深宽比是需要避免的众多工艺变数之一。在实际的工艺中,为了获得所需图案,牵涉到越多的层结构即代表需要更多的制作步骤,如需要进行更多的平坦化步骤来使工艺面平整。然而,越多的工艺步骤会使整体工艺变得更为复杂、冗长且昂贵。因此,如何减少工艺中所需的层结构数目以降低深宽比,以及如何降低工艺复杂度以减少制作成本与时间,是现在本
重要的开发目标与课题。
技术实现思路
鉴于此,本专利技术提出了一种交错式双节距图案工艺,其不需要形成过多的层叠结构或使用任何的平坦化步骤,因而能避免现有技术中高深宽比的问题以及其衍生出的工艺变数。根据本专利技术一实施例,其提出了一种工艺方法,包含下述步骤:由下而上形成层叠的一第一层、一第二层、以及一第三层,其中第一层为碳层,第二层为抗反射介电涂布层,而第三层为抗反射层,且第二层与第三层具有良好的刻蚀选择比。为让本专利技 ...
【技术保护点】
一种半导体结构的双重图案工艺方法,其特征在于,包括:由下而上在一基底上依序沉积一第一层、一第二层、以及一第三层,其中所述第二层与所述第三层具有不同的刻蚀速率;在所述第三层上沉积一第一光刻胶层;将所述第一光刻胶层图形化成一图形化第一光刻胶;沉积一第一氧化层;将所沉积的所述第一氧化层刻蚀成位于所述图形化第一光刻胶两侧的第一间隙壁;将所述图形化第一光刻胶完全移除,得到由所述第一间隙壁所构成的第一掩膜图案;以所述第一掩膜图案作为刻蚀掩膜对所述第三层进行刻蚀工艺,其中所述第二层作为刻蚀停止层;在所述第三层上沉积一第二光刻胶层;将所述第二光刻胶层图形化成一图形化第二光刻胶,其中所述图形化第二光刻胶与所述图形化第一光刻胶交错;沉积一第二氧化层;将所沉积的所述第二氧化层刻蚀成位于所述图形化第二光刻胶两侧的第二间隙壁;将所述图形化第二光刻胶完全移除,得到由所述第二间隙壁所构成的第二掩膜图案;以所述第二掩膜图案作为刻蚀掩膜对所述第三层进行刻蚀工艺,因而在所述第二层与所述第一层中形成一接触洞图案;以及移除剩余的所述第二间隙壁以及所述第三层,以获得具有所述接触洞图案的一接触印刷掩膜。
【技术特征摘要】
2013.08.22 US 13/974,0321.一种半导体结构的双重图案工艺方法,其特征在于,包括:由下而上在一基底上依序沉积一第一层、一第二层、以及一第三层,其中所述第二层与所述第三层具有不同的刻蚀速率;在所述第三层上沉积一第一光刻胶层;将所述第一光刻胶层图形化成一图形化第一光刻胶;沉积一第一氧化层;将所沉积的所述第一氧化层刻蚀成位于所述图形化第一光刻胶两侧的第一间隙壁;将所述图形化第一光刻胶完全移除,得到由所述第一间隙壁所构成的第一掩膜图案;以所述第一掩膜图案作为刻蚀掩膜对所述第三层进行刻蚀工艺,形成一图形化第三层,其中所述第二层作为刻蚀停止层;在所述图形化第三层上沉积一第二光刻胶层;将所述第二光刻胶层图形化成一图形化第二光刻胶,其中所述图形化第二光刻胶与所述图形化第一光刻胶交错;沉积一第二氧化层;将所沉积的所述第二氧化层刻蚀成位于所述图形化第二光刻胶两侧的第二间隙壁;将所述图形化第二光刻胶完全移除,得到由所述第二间隙壁所构成的第二掩膜图案;以所述第二掩膜图案以...
【专利技术属性】
技术研发人员:维奈·奈尔,拉尔斯·黑尼克,
申请(专利权)人:南亚科技股份有限公司,
类型:发明
国别省市:中国台湾;71
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