存储器件和包括其的存储系统技术方案

一种存储系统包括：控制器，适用于提供要写入存储器单元阵列的数据、以及用于指示所述数据是否具有预设数据模式的控制数据；以及存储器件，适用于响应于控制数据而选择性地将模式数据或控制器提供的数据写入存储器单元阵列，其中，模式数据储存在存储器件中，并且具有预设数据模式。

【技术实现步骤摘要】
存储器件和包括其的存储系统相关申请的交叉引用本申请要求2013年8月9日提交的申请号为10-2013-0094754的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及存储器设计技术，更具体而言，涉及存储器件和包括存储器件的存储系统。
技术介绍
诸如动态随机存取存储器(DRAM)的存储器件从控制器接收要写入的数据，以及将从存储器件读取的数据传送至控制器。在同步存储器件的情况下，控制器和存储器件与系统时钟同步。在数据传输期间，使用数据选通信号将控制器与存储器件同步以用于数据通?目。 特别地，存储器件执行触发操作以将数据与数据选通信号的边沿同步。无论数据的类型如何，都对数据执行触发操作。例如，尽管数据具有“全I”或“全O”、例如‘11111’或‘00000’的预定模式，但是存储器件仍执行触发操作，由此引起功耗。
技术实现思路
本专利技术的示例性实施例针对一种用于改善操作速度并且降低功耗的存储器件和存储系统。 根据本专利技术的一个示例性实施例，一种存储系统可以包括:控制器，适用于提供要写入存储器单元阵列的数据、以及用于指示数据是否具有预设数据模式的控制数据；以及存储器件，适用于响应于控制数据而选择性地将模式数据或控制器提供的数据写入存储器单元阵列，其中，模式数据储存在存储器件中，并且具有预设数据模式。 根据本专利技术的一个示例性实施例，一种存储器件可以包括:存储器单元阵列；数据模式储存单元，适用于储存多个模式数据以及响应于第一控制信号而输出所述多个模式数据中的一个；选择单元，适用于响应于第二控制信号而选择性地将数据模式储存单元输出的模式数据传送至存储器单元阵列；以及控制单元，适用于基于外部器件提供的控制数据来产生第一控制信号和第二控制信号。 【附图说明】 图1是说明根据本专利技术的一个实施例的示例性存储系统的框图。 图2是说明根据本专利技术的一个实施例的示例性存储器件的框图。 图3是说明根据本专利技术的一个实施例的存储器件的单存储队列(single rank)操作模式的时序图。 图4是说明现有的多存储队列(multi rank)操作模式的时序图。 图5是说明根据本专利技术的一个实施例的存储器件的示例性多存储队列操作模式的时序图。 【具体实施方式】 下面将参照附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。在本公开中，附图标记直接对应于本专利技术的不同附图和实施例中的相似部分。 附图并不一定按比例绘制，在某些情况下，为了清楚地示出实施例的特征，可能对比例做夸大处理。在本说明书中，使用了特定的术语。这些术语用于描述本专利技术，而不用于限制意义或限制本专利技术的范围。 也应当注意的是，在本说明书中，“和/或”表示包括了置于“和/或”之前和之后的一个或更多个组成部分。另外，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。 图1是说明根据本专利技术的一个实施例的示例性存储系统的框图。 参见图1，存储系统1000可以包括控制器100和存储器件200。 控制器100可以输出用于控制存储器件200的外部命令信号CMD、时钟信号CLK以及地址信号ADDR。控制器100可以输入和输出数据选通信号DQS和数据DQ。外部命令信号CMD可以包括:芯片选择信号CS、列地址选通信号CAS、行地址选通信号RAS以及写入使能信号WE。 控制器100可以包括用于输出控制数据CTL_PAT的控制信号发生单元150，所述控制数据CTL_PAT可以指示随其传送的数据DQ具有预设数据模式。即，当存储器件200从控制器100接收具有预设数据模式的预定比特序列时，控制器100可以输出用于指示预设数据模式的控制数据CTL_PAT。预设数据模式可以是控制器100与存储器件200之间的预设协议。例如，要传送至存储器件200的数据，即具有“全I”或“全O”的预设数据模式的预定比特序列，可以是对于控制器100和存储器件200都已知。 存储器件200可以响应于从控制器100提供的各种信号而操作。当存储器件200从控制器100接收预设数据模式时，存储器件200可以响应于从控制器100所包括的控制信号发生单元150接收的控制数据CTL_PAT而不对预设数据模式或数据选通信号DQS执行触发操作。因而，存储器件200可以防止由数据DQ或数据选通信号DQS的触发引起的功耗。 当存储器件200从控制器100接收具有预设数据模式的数据以及控制数据CTL_PAT时，响应于控制数据CTL_PAT的存储器件200可以使用储存在存储器件200中的并且模式与接收的数据相同的数据，而不触发接收的数据。 图2是说明根据本专利技术的一个实施例的示例性存储器件的框图。 参见图2，存储器件200可以包括:数据接收单元210、数据模式储存单元220、控制单元230、选择单元240以及存储器单元阵列250。 数据接收单元210可以从控制器100接收数据选通信号DQS和数据DQ。数据DQ和数据选通信号DQS可以通过数据接收单元210来触发。数据DQ可以与数据选通信号DQS同步。 数据模式储存单元220可以储存模式数据或具有预设数据模式的预定比特序列。例如，数据模式储存单元220可以储存具有值为“全I”或“全O”、例如‘11111111’或者‘00000000’的8比特的模式数据。数据模式储存单元220还可以储存对于控制器100也已知的各种数据模式。S卩，诸如‘11111111’和‘00000000’的两种数据模式可以被储存在数据模式储存单元220中。还可以在数据模式储存单元220中储存具有预设数据模式的模式数据，诸如 ‘11110000，和 ‘10101010，。 控制单元230可以接收控制数据CTL_PAT，所述控制数据CTL_PAT指示从控制器100随其传送的数据DQ是否具有预设数据模式。当从控制器100接收的数据DQ具有由控制数据CTL_PAT指示的预定比特序列的预设数据模式时，控制单元230可以控制数据接收单元210以不触发接收的数据DQ和接收的数据选通信号DQS。 以及，当从控制器100接收的数据DQ具有预定比特序列的预设数据模式时，控制单元230可以控制数据储存单元220和选择单元240，以将储存在数据模式储存单元220中的模式数据写入存储器单元阵列250。 控制数据CTL_PAT可以包括第一信号ADDR[m:n]和第二信号ADDR[1]。第一信号ADDR[m:η]可以包括多个比特，并且具有与控制数据CTL_PAT —起接收的数据的模式有关的信息。第二信号ADDR[1]可以指示与控制数据CTL_PAT—起接收的数据具有预定比特序列的预设数据模式。根据本专利技术的实施例，第一信号ADDR[m:n]和第二信号ADDR[1]可以是地址信号的冗余部分，其不参与选择存储器单元阵列。 控本文档来自技高网...

【技术保护点】
一种存储系统，包括：控制器，所述控制器适用于提供要写入存储器单元阵列的数据、以及用于指示所述数据是否具有预设数据模式的控制数据；以及存储器件，所述存储器件适用于响应于所述控制数据而选择性地将模式数据或所述控制器提供的所述数据写入所述存储器单元阵列，其中，所述模式数据储存在所述存储器件中，并且具有所述预设数据模式。

【技术特征摘要】
2013.08.09 KR 10-2013-00947541.一种存储系统，包括: 控制器，所述控制器适用于提供要写入存储器单元阵列的数据、以及用于指示所述数据是否具有预设数据模式的控制数据；以及 存储器件，所述存储器件适用于响应于所述控制数据而选择性地将模式数据或所述控制器提供的所述数据写入所述存储器单元阵列， 其中，所述模式数据储存在所述存储器件中，并且具有所述预设数据模式。2.如权利要求1所述的存储系统，其中，所述存储器件包括: 数据模式储存单元，所述数据模式储存单元适用于储存所述模式数据以及响应于第一控制信号而输出所述模式数据； 选择单元，所述选择单元适用于响应于第二控制信号而选择性地将所述数据模式储存单元输出的所述模式数据传送至所述存储器单元阵列；以及 控制单元，所述控制单元适用于基于所述控制器提供的所述控制数据来产生所述第一控制信号和所述第二控制信号。3.如权利要求2所述的存储系统，其中，所述第一控制信号具有与从所述控制器提供的所述数据的模式有关的信息，所述第二控制信号指示从所述控制器提供的所述数据是否具有与储存在所述数据模式储存单元中的所述模式数据相同的数据模式。4.如权利要求3所述的存储系统，其中，当从所述控制器提供的所述数据具有与储存在所述数据模式储存单元中的所述模式数据相同的数据模式时，所述数据模式储存单元输出所述模式数据。5.如权利要求3所述的存储系统，其中，当从所述控制器提供的所述数据具...

【专利技术属性】
技术研发人员：权正贤，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR