半导体器件制造技术

一种半导体器件，包括：命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。

【技术实现步骤摘要】
【专利摘要】一种半导体器件，包括：命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。【专利说明】半导体器件相关申请的交叉引用本申请要求2013年7月30日向韩国知识产权局提交的申请号为10-2013-0089981的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的各种实施例涉及一种半导体器件。
技术介绍
地址路径包括:行地址路径，其作为字线被行地址选中并且储存在存储器单元中的数据被感测放大器放大的路径；列地址路径，其作为多个输出使能信号中的一个被列地址选中的路径；以及数据路径，其作为数据经由输入和输出线、感测放大器以及数据输出缓冲器传送至外部的路径。关于路径之中的列地址路径的操作(在下文中，被称作为“列操作”)是通过列译码器所构成的列路径电路来控制的。列路径电路执行如下操作:将列地址译码、选择性地将多个输出使能信号中的一个使能、以及将加载在使能的输出使能信号所选中的位线上的数据传送至输入和输出线。 通常，诸如动态随机存取存储器(DRAM)的半导体存储器件包括多个存储体，每个存储体由分配有相同地址的存储器单元组成。以这种方式配置的半导体存储器件同时输出每个存储体中所包括的并且具有相同地址的存储器单元的数据。为此，列路径电路执行如下的列操作:将列地址译码、选择性地将多个输出使能信号中的一个使能，以及将加载在每个存储体中的由选中的输出使能信号选中的位线上的数据同时传送至输入和输出线。
技术实现思路
本专利技术的实施例涉及一种能够稳定地输入和输出数据的半导体器件。 在一个实施例中，一种半导体器件包括:命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。 在一个实施例中，一种半导体器件包括:命令组合电路，适用于产生与读取命令和内部读取命令同步地驱动的组合电平信号；以及列选择电路，适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。 在一个实施例中，一种半导体器件包括:第一命令组合电路，适用于产生与用于第一存储体的写入命令、内部写入命令、读取命令以及内部读取命令同步地驱动的第一组合电平信号；以及第一列选择电路，适用于产生第一脉冲信号和第一列选择信号，所述第一脉冲信号包括在第一组合电平信号的电平转换时刻产生的脉冲。 在一个实施例中，一种微处理器包括:控制单元，适用于接收包括命令的信号，并且执行命令的提取或解密、或者输入或输出控制；运算单元，适用于根据控制单元中的命令的解密结果来执行运算；以及存储单元，适用于储存要运算的数据、与运算结果相对应的数据、以及要运算的数据的地址，其中，存储单元包括:命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，适用于产生包括在组合电平信号的电平转换时刻产生的脉冲的脉冲信号，以及产生列选择信号。 借助于本公开的上述实施例，因为根据写入命令或读取命令来产生电平信号，并且根据电平信号来产生列选择信号，所以可以稳定地执行数据的输入和输出。 【专利附图】【附图说明】 从以下结合附图的详细描述中将更加清楚地理解以上和其他的方面、特征和其他的优点，其中: 图1是示出根据本公开的一个实施例的半导体器件的配置的框图； 图2是示出图1中所示的半导体器件中包括的第一电平信号发生块的一个实施例的电路图； 图3是示出图1中所示的半导体器件中包括的脉冲信号发生块的一个实施例的电路图； 图4是解释图1中所示的半导体器件的操作的时序图；以及 图5是示出根据本公开的一个实施例的半导体器件的配置的框图； 图6是说明根据本专利技术的一个实施例的将半导体器件合并在微处理器中的框图。 【具体实施方式】 在下文中，将参照附图来描述本专利技术的实施例。然而，本实施例仅出于说明性目的，并非意图限制本专利技术的范围。 参见图1，根据本公开的一个实施例的半导体器件包括:命令组合电路I和列选择电路2。命令组合电路I包括:第一电平信号发生块11、第二电平信号发生块12、第一延迟块13、第二延迟块14以及驱动块15。列选择电路2包括:缓冲器块21、脉冲信号发生块22、第一列选择信号发生块23以及第二列选择信号发生块24。在一个实施例中，命令组合电路I形成在外围区中，列选择电路2形成存储体区中。外围区，其作为形成有用于控制半导体器件操作的控制电路的区域，可以被设置在芯片的边缘或中心。在存储体区中，设置有半导体器件中的被划分成存储体的单元阵列。被划分成存储体的单元阵列通过存储体地址来访问。 第一电平信号发生块11适用于产生与写入命令WTCMD和内部写入命令IWTCMD同步地被驱动的写入电平信号WTLEV。每当写入命令WTCMD或内部写入命令IWTCMD产生时，写入电平信号WTLEV被驱动成转换写入电平信号WTLEV的电平。第二电平信号发生块12适用于产生与读取命令RDCMD和内部读取命令IRDCMD同步地被驱动的读取电平信号RDLEV。每当读取命令RDCMD或内部读取命令IRDCMD产生时，读取电平信号RDLEV被驱动成转换读取电平信号RDLEV的电平。第一延迟块13适用于延迟写入电平信号WTLEV，并且产生延迟写入电平信号WTLEVD。第二延迟块14适用于延迟读取电平信号RDLEV，并且产生延迟读取电平信号RDLEVD。驱动块15适用于响应于写入电平信号WTLEV延迟所产生的延迟写入电平信号WTLEVD和读取电平信号RDLEV延迟所产生的延迟读取电平信号RDLEVD而驱动组合电平信号WTRDLEV。当写入电平信号WTLEV或者读取电平信号RDLEV被驱动时，组合电平信号WTRDLEV与延迟写入电平信号WTLEVD或者延迟读取电平信号RDLEVD的电平同步地被驱动。组合电平信号WTRDLEV也可以与读取命令RDCMD和内部读取命令IRDCMD同步地被驱动。另外，每当读取命令RDCMD和/或内部读取命令IRDCMD产生时，组合电平信号WTRDLEV也可以被驱动成转换组合电平信号WTRDLEV的电平。内部写入命令IWTCMD和内部读取命令IRDCMD是以预设的突发长度产生的内部命令。例如，内部写入命令IWTCMD在DDR2中产生为BL8和BL16，在DDR3中产生为BL16。BL8是指突发长度为8。 缓冲器块21适用于缓冲组合电平信号WTRDLEV，并且产生内部电平信号ILEV。脉冲信号发生块22适用于响应于内部电平信号ILEV而产生脉冲信号HJL。脉冲信号发生块22产生包括与内部电平信号ILEV的电平转换时刻同步地产生的脉冲的脉冲信号I3UL,所述内部电平信号ILEV可以通过缓冲组合电平信号WTRDLEV来产生。第一列选择信号发生块23适用于在用于第一存储体地址BAl的第一列地址CA_BA1输入的情况下从脉冲信号PUL产生第一列选择信号YII。第二列选择信号发生块24适用于在用于第二存储体地址BA2的第二列地址CA_BA2输入的情本文档来自技高网...

【技术保护点】
一种半导体器件，包括：命令组合电路，所述命令组合电路适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在所述组合电平信号的电平转换时刻产生的脉冲。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李京夏，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR