半导体器件制造技术

本发明专利技术涉及半导体器件。本发明专利技术能够减少在第一半导体芯片中产生并通过硅通孔传递到第二半导体芯片的热量。第一半导体芯片具有第一硅通孔。每个第一硅通孔被布置于成m行和n列(m>n)排布的网格点中的任意一个上。第一半导体芯片还具有第一电路形成区。第一电路被形成于第一电路形成区内。第一电路在与第二半导体芯片通信的同时执行信号处理。在平面图中，第一电路形成区不与通过耦接成m行和n列排布的最外侧网格点来界定的硅通孔区重叠。在平面图中，一些连接端子位于第一电路形成区与硅通孔区之间。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体器件。本专利技术能够减少在第一半导体芯片中产生并通过硅通孔传递到第二半导体芯片的热量。第一半导体芯片具有第一硅通孔。每个第一硅通孔被布置于成m行和n列(m>n)排布的网格点中的任意一个上。第一半导体芯片还具有第一电路形成区。第一电路被形成于第一电路形成区内。第一电路在与第二半导体芯片通信的同时执行信号处理。在平面图中，第一电路形成区不与通过耦接成m行和n列排布的最外侧网格点来界定的硅通孔区重叠。在平面图中，一些连接端子位于第一电路形成区与硅通孔区之间。【专利说明】半导体器件相关申请的交叉引用在2013年6月6日提交的日本专利申请N0.2013-119998的公开内容，包括说明书、附图和摘要，全文通过引用并入本文。
本专利技术涉及半导体器件，并且例如是可应用于其中第一半导体芯片和第二半导体芯片堆叠于布线板之上的半导体器件的技术。
技术介绍
一种用于将多个半导体芯片封装于布线板之上的方法采用将第二半导体芯片堆叠于第一半导体芯片之上。日本未经审核的专利公开N0.2005-183934公开了通过凸点将第二半导体芯片耦接至第一半导体芯片的技术。 另一方面，通过使用娃通孔(silicon-through via)将半导体芯片稱接至另一个半导体芯片的方法正在研究中。硅通孔被设置，以便沿着基板的厚度穿过半导体芯片的基板。例如，日本未经审核的专利公开N0.2011-243724所公开的方法包括:堆叠各自具有形成于其内的硅通孔的存储器芯片，并且使用硅通孔来耦接这些存储器芯片。 在日本未经审核的专利公开N0.2011-243724中，最下层的存储器芯片通过焊料凸点耦接至布线板。在最下层的存储器芯片周围，设置了框架状的金属部件，以便包封存储器芯片。另外，金属基板还被安装于最上层的存储器芯片之上，粘接部件位于它们之间。在该专利公开中提供了框架状的部件，以便增加布线板的刚度。
技术实现思路
如果第二半导体芯片被安装于第一半导体芯片之上，则第二半导体芯片的散热性能会下降。因此，本专利技术的专利技术人已意识到需要尽可能地防止热量传递到第二半导体芯片。尤其是在第一半导体芯片和第二半导体芯片通过设置于第一半导体芯片内的硅通孔相互耦接的情况下，本专利技术人已意识到需要防止在第一半导体芯片中产生的热量通过硅通孔传递到第二半导体芯片。根据下面在本说明书及附图中的描述，本专利技术的其他问题及新特征将变得显而易见。 根据一种实施例,第一半导体芯片被安装于布线板的第一表面之上并且在平面图中是矩形的。第一半导体芯片具有面朝布线板的第一表面的元件形成表面。第一半导体芯片通过连接端子耦接至布线板。第一半导体芯片具有多个第一硅通孔。每个第一硅通孔被布置于成m行和η列(m>n)排布的网格点中的任意一个上。第二半导体芯片被布置于第一半导体芯片之上并且与第一半导体芯片的第一硅通孔电耦接。第一半导体芯片还具有第一电路形成区。第一电路被形成于第一电路形成区内。第一电路在与第二半导体芯片通信的同时执行信号处理。在平面图中，第一电路形成区不与硅通孔区重叠，其中硅通孔区通过耦接排布成m行和η列排布的最外侧网格点来界定。在平面图中，一些连接端子被定位于第一电路形成区与硅通孔区之间。 本实施例能够减少在第一半导体芯片中产生的热量通过硅通孔至第二半导体芯片的传递。 【专利附图】【附图说明】 图1是示出根据一种实施例的半导体器件的配置的截面图。 图2示意性地示出了用于形成半导体器件的布线板、第一半导体芯片及第二半导体芯片的相对位置。 图3是示出其中第一半导体芯片与布线板耦接的部分以及其中第一半导体芯片与第二半导体芯片耦接的部分的配置的截面图。 图4示出了第一硅通孔在硅通孔区内的示例性布局。 图5示出了布线板的开口的示例性形状。 图6A至6C示出了用于制造半导体器件的方法。 图7A和7B示出了用于制造半导体器件的方法。 图8是示出布线板的配置的平面图。 图9是示出根据第一改型的半导体器件的配置的截面图。 图10示出了第二半导体芯片的截面结构。 图11是示出根据第二改型的半导体器件的配置的平面图。 图12是根据第三改型的电子器件的平面图。 图13是示出图12所示的电子器件的功能配置的框图。 【具体实施方式】 下面将参照附图来描述实施例。注意，在所有附图中，相似的构件以相似的附图标记来指示，并且因此如果不必要，则将不重复关于它们的解释。 图1是示出根据第一实施例的半导体器件SD的配置的截面图。图2示意性地示出了用于形成半导体器件SD的布线板IP、第一半导体芯片SCl及第二半导体芯片SC2的相对位置。图1对应于沿着图2中的A-A’截取的截面。根据第一实施例的半导体器件SD包括布线板IP、第一半导体芯片SCl及第二半导体芯片SC2。 第一半导体芯片SCl被安装于布线板IP的第一表面之上并且在平面图中是矩形的。第一半导体芯片SCl具有面朝第一表面的兀件形成表面SFC11。第一半导体芯片SCl通过连接端子CUP稱接至布线板IP。 第一半导体芯片SCl具有多个第一娃通孔TSVl。每个第一娃通孔TSVl都被布置于成m行和η列(m>n)排布的网格点中的任意一个上。在图1和2所不的不例中，与第一半导体芯片SCl的长边SID11、SID13平行的方向(在图2中的X方向)被定义为列方向，并且与长边SID11、SID13垂直的方向(在图2中的Y方向)被定义为行方向。但是，行方向可以是与第一半导体芯片SCl的短边SID12、SID14平行的方向。 第二半导体芯片SC2被布置于第一半导体芯片SCl之上并且与第一半导体芯片SCl的第一硅通孔TSVl电耦接。 第一半导体芯片SCl还具有第一电路形成区LGCl。第一电路被形成于第一电路形成区LGCl内。第一电路在与第二半导体芯片SC2通信的同时执行信号处理。在平面图中，第一电路形成区LGCl不与通过耦接成m行和η列排布的最外侧网格点而界定的区域(在下文，称为硅通孔区TSVA1)重叠。在平面图中，一些连接端子CUP被定位于第一电路形成区LGCl与硅通孔区TSVAl之间。该布局允许在第一电路形成区LGCl内产生的热量的至少一部分通过连接端子CUP传递到布线板IP。因此，能够减少通过第一硅通孔TSVl从第一半导体芯片SCl传递到第二半导体芯片SC2的热量。 如上所述,第一半导体芯片SCl的兀件形成表面SFCll面朝布线板IP的第一表面。该布局使得与元件形成表面SFCll面朝第二半导体芯片SC2的情形相比较第二半导体芯片SC2更不容易受来自第一半导体芯片SCl的热量所影响。该布局还使得热量容易从第一半导体芯片SCl传递到布线板IP。 下面将详细地描述半导体器件SD的配置。 下面将参照图1来描述半导体器件SD的配置。布线板IP是例如在至少两个面上具有布线层的树脂内插板(interposer)。布线板IP可以具有两个布线层或者四个或更多个布线层。布线板IP的厚度为例如100?300 μ m。但是，布线板IP能够比那些厚度更厚或更薄。在布线板IP的第一表面一侧(即，第一半导体芯片SCl安装于其上的那一侧)的布线包括电极IEL (该电极IEL将在后面参照图3本文档来自技高网...

【技术保护点】
一种半导体器件，包括：布线板；第一半导体芯片，其被安装于所述布线板的第一表面之上使得元件形成表面面朝所述第一表面，并且所述第一半导体芯片具有第一电路；第二半导体芯片，其被布置于所述第一半导体芯片之上；以及多个连接端子，其将所述第一半导体芯片与所述布线板耦接，其中所述第一半导体芯片具有面朝所述第一表面的所述元件形成表面，并且所述第一半导体芯片具有多个第一硅通孔，其中所述第二半导体芯片与所述第一半导体芯片的所述第一硅通孔电耦接，其中每个所述第一硅通孔都被布置于成m行和n列排布的网格点中的任意一个上，其中m>n，其中通过耦接成m行和n列排布的最外侧网格点来界定的硅通孔区在平面图中不与所述第一电路重叠，并且其中所述连接端子中的一些连接端子在平面图中位于所述第一电路与所述第一硅通孔之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：山道新太郎，小川健太，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP