半导体器件制造技术

本实用新型专利技术提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的包括栅电极的多个晶体管单元；一个或多个用于电连接栅电极的互连，其中所述栅电极具有比所述单元的节距的1/2小的宽度。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】本技术提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的包括栅电极的多个晶体管单元；一个或多个用于电连接栅电极的互连，其中所述栅电极具有比所述单元的节距的1/2小的宽度。【专利说明】半导体器件
本技术涉及一种半导体器件，尤其涉及一种超结器件。
技术介绍
为了快速开关超结晶体管，期望的是具有低的栅极电荷。这将减少开关损耗，驱动 损耗并且能够有助于驱动概念。例如，在驱动器之后用来给开关晶体管的栅极提供高峰值 电流的升压器可以被省略。因此，可以节约开发成本，板的空间，冷却努力和额外的器件。 另一方面，超结晶体管的减小的棚极电荷减少所述晶体管开启和关断的延时。由 于延时时间减少了控制回路中的相位裕量，具有较低延时的超结晶体管改善控制回路的 稳定性。 很明显，小的栅极电荷对于超结晶体管是有益的。 超结晶体管的栅极电荷由栅源电容和栅漏电容主宰。因此，可以通过分别减小源 极与栅极以及栅极与漏极之间的重叠区域来减小栅极电荷。此目标可以通过最小化所述超 结器件的栅电极面积而实现。 减小的栅电极面积的主要缺点为栅电极的串联电阻由于其越小的横截面而升高。 因此，超结晶体管的开关将变得不均匀。例如，与所述超结晶体管的栅极连接相邻的芯片区 域的一部分已经对栅极电压的改变做出响应而与栅极连接(栅极焊盘）距离较远的芯片区 域的部分仍然保持在它们以前的状态。这样延迟的并且非均匀的开关可能导致开关损耗变 大，导致不稳定的开关甚至是导致振荡。 然而，通过增加电极的厚度，所述栅电极的横截面可能没有充分地增加，因为其在 生产期间会在超结器件上导致增加的拓扑。这里，最大的电极厚度不能被超过以维持超结 晶体管的可制造性。 需要这样一种结构，其能够通过同时提供栅电极的小的面积和小的内部栅极分布 电阻器使得超结晶体管具有小的栅极电荷。
技术实现思路
本技术的目的在于解决以上问题中的一个或多个。 根据本技术的一个方面，提供一种半导体器件，其包括： 补偿区，其包括P区和η区； 位于所述补偿区上的包括栅电极的多个晶体管单元， 一个或多个用于电连接栅电极的互连， 其中所述栅电极具有比所述单元的节距的1/2小的宽度。 优选地，所述栅电极的宽度比所述单元的节距的1/3小。 优选地，所述栅电极包括多晶硅。 优选地，所述互连包括多晶娃。 优选地，至少一个所述互连与仅两个相邻的栅电极连接。 优选地，至少一个所述互连与多于两个栅电极连接。 优选地，所述半导体器件包括至少第一布线层和第二布线层。 优选地，所述第一布线层包括所述互连和所述栅电极。 优选地，所述第二布线层包括栅极条和栅极指中的至少一个和源极金属化部。 优选地，所述栅极条和栅极指中的至少一个通过栅极接触电连接至至少一个所述 互连。 优选地，所述晶体管单元进一步包括源极区和本体区，并且所述源极金属化部通 过插塞/源接触孔电连接至所述源极区和本体区。 优选地，所述晶体管单元为条形。 优选地，所述互连位于所述晶体管单元的端部。 优选地，所述栅电极连接至所述晶体管单元端部处的栅极环或连接至所述晶体管 单元的互连处的栅极指。 优选地，所述互连以规则的距离布置在有源区中。 优选地，所述栅电极彼此相互平行。 优选地，所述栅电极具有平面结构。 优选地，所述栅电极至少部分地位于沟槽中。 优选地，所述互连被实施为桥。 优选地，所述互连至少部分地位于沟槽中。 优选地，所述半导体器件进一步包括衬底和位于所述衬底和所述补偿区之间的缓 冲层。 优选地，所述缓冲层其下部的掺杂浓度大于其上部的掺杂浓度。 优选地，所述η区其下部的掺杂浓度大于其上部的掺杂浓度。 优选地，所述晶体管单元进一步包括位于所述互连下方的本体区。 优选地，所述半导体器件是超结器件。 【专利附图】【附图说明】 包括以下附图来进一步理解实施例，所述附图被结合到说明书中并构成说明书的 一部分。附图用于解释实施例且附图及其相应描述用于解释实施例的原理。将容易理解认 识到其它的实施例及其意在的优点，因为通过参考以下详细描述它们将变得更好理解。附 图中的元素彼此之间并非按比例绘制。相同的附图标记代表同样的部件。 图1Α、图1Β和图1C，示出了超结晶体管的一部分的三个非限制性示例的示意性截 面图。 图2Α和图2Β，为超结器件的顶视图，其示出多个布线层。 图3为与栅电极平行的超结晶体管的截面图，其中本体区（在此示出为硅连接的 下扩散）形成多晶硅栅极和漏极之间的屏蔽。 图4Α和图4Β，示出了根据实施例的具有沟槽栅极结构的超结晶体管的顶视图和 截面图。 【具体实施方式】 在以下详细描述中，将参考附图，其构成说明书的一部分。说明书通过本技术 得以实施的具体实施例来进行描述。因此，方向性术语，例如"顶部"，"底部"，"前"，"后"， "前面"，"后面"等参考所描述的附图的定向而使用。由于实施例的部件可以以许多不同的 定向被定位，方向性术语仅用于示例性目的，而并非限制。应当理解的是在不脱离本实用新 型的范围的情况下，可以使用其他实施例并可以进行结构或逻辑上的改变。因此，以下详细 的描述并不以限制意义理解，该技术的范围由所附的权利要求限定。 应当理解的是这里所描述的各个示例性实施例的特征除非特别说明外均可彼此 结合。 如说明书中所应用的，术语"耦合"和/或"电耦合"并非意指元件必须直接耦合 在一起；"耦合"或"电耦合"的元件之间可以具有中间元件。 图1A、图1B和图1C，示出了超结晶体管的三个非限制性示例的示意性截面图。示 出了多种用于实现补偿区和可选缓冲区的可能性。这些示例并非限制性的，其可以以任何 方式结合成不同的方案。为简单起见，仅一部分有源区，即，承载垂直负载电流的区域的截 面被示出。而晶体管的其它部分，如边缘终止系统，划片区或者栅极连接并未在图1A-1C中 明确示出。所示出的器件具有半导体本体，其具有补偿区，所述补偿区包括P区（P柱）130 和η区（η柱）134,其中所述补偿，S卩，在垂直方向上p柱和η柱之间的掺杂的差既可以是 均匀的也可以是可变的。 所述补偿区被连接至M0S晶体管单元，M0S晶体管单元包括源极118,本体区138 和控制栅极114。在所示出的示例中，所述栅极被构建成位于所述半导体本体顶部的平面栅 电极。然而，所述栅极也能够在刻蚀进所述半导体本体中的沟槽中实现。 绝缘结构140,例如氧化物，将所述栅极114与所述本体区138,所述源极118,所述 η区（η柱）134以及金属化层110电隔离。并且所述绝缘结构140的一部分可用作栅极绝 缘层。 所述晶体管的漏极128连接至高掺杂的衬底124。可选缓冲层126可以位于所述 衬底和所述补偿区中间。所述缓冲层具有与所述衬底相同的导电类型，但具有比衬底较低 浓度的掺杂。在垂直方向上所述缓冲层的掺杂可以是变化的。例如，图1Β的截面示出所述 缓冲层中逐步变化的掺杂水平。例如，所述缓冲层可以包括多个子层，如第一子层（缓冲层 1)和第二子层（缓本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括：补偿区，其包括p区和n区；位于所述补偿区上的包括栅电极的多个晶体管单元；一个或多个用于电连接栅电极的互连，其中所述栅电极具有比所述单元的节距的1/2小的宽度。

【技术特征摘要】

【专利技术属性】
技术研发人员：A毛德，U瓦尔，W凯因德尔，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：新型
国别省市：奥地利;AT