本发明专利技术提供一种半导体器件的制造方法，其中半导体器件层叠了半导体芯片或层叠了安装有半导体芯片的布线衬底，在此器件中，层叠了半导体芯片或布线衬底的电极间的连接结构(1)包括：以Cu为主要成分的一对电极(2，3)；和夹在一对电极(2，3)之间的由Sn-In类合金形成的焊料层(5)，在该焊料层(5)中分散有Sn-Cu-Ni化合物(6)。能在低温、低负荷下可靠连接，连接部即使在层叠工艺、其后的安装工艺等中被加热也能保持形状。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，其中半导体器件层叠了半导体芯片或层叠了安装有半导体芯片的布线衬底，在此器件中，层叠了半导体芯片或布线衬底的电极间的连接结构(1)包括：以Cu为主要成分的一对电极(2，3)；和夹在一对电极(2，3)之间的由Sn-In类合金形成的焊料层(5)，在该焊料层(5)中分散有Sn-Cu-Ni化合物(6)。能在低温、低负荷下可靠连接，连接部即使在层叠工艺、其后的安装工艺等中被加热也能保持形状。【专利说明】本专利技术是申请号为201010206061.5、申请日为2010年6月13日、专利技术名称为“半导体器件及其制造方法”的专利技术专利申请的分案。
本专利技术涉及一种半导体器件的制造技术，尤其涉及使用贯穿半导体芯片间的电极来进行上下间的半导体芯片、布线衬底的电连接的层叠方法以及使用了该层叠方法的半导体器件、电气设备。另外，本专利技术还涉及一种有效应用于层叠了安装有半导体芯片的布线衬底的半导体器件、电子器件的技术。技术背景近年来，在便携电话、数码相机等电子设备中，电子设备的高性能化、小型轻型化非常重要，作为用于实现此目标的电子器件，需要高性能、小型、薄型的电子器件。因此，由安装电子器件的半导体芯片的大规模集成电路(LSI)的精细化所引起的高密度化、和作为封装的结构而采用SiP (System in Package:系统封装)技术所带来的高密度化正逐渐发展起来。但是，为了使LSI更加精细化，必须更新LSI生产线，需要巨额的设备投资。另外，由于精细化，漏电流等问题也变得显著，还出现了性能提高度偏离理论值的情况。SiP的结构是在被称为中介层衬底等的中间衬底上安装多个LSI并用树脂密封的结构，芯片电极和中介层衬底电极之间大多使用Au线等通过引线接合进行连接。引线的转动自由度高，因此引线接合对电连接是有效的。作为能减少安装面积的方法，使安装在中介层衬底的正上方的芯片的有源元件面朝向中介层衬底一侧，利用Au凸块、焊锡凸块、ACF(Anisotropic conductive film:异方性导电膜)等倒装式连接芯片的情况正不断增加。因此，为了使该SiP结构的电子器件更加高密度化、小型化，需要进行芯片和衬底的薄型化、电极的窄间距化等，但是由于主要由有机衬底构成的中间衬底的制造极限、Au线等的引线细线化极限、精细区域的引线接合可靠性等而难以实现。并且，在面向便携设备的电子器件中，对低功耗的要求变得严格。在SiP结构中，由于从各芯片经由中间衬底连接一次，从而出现布线长度长、难以进行高速传送、且功耗也变大的问题。如上所述，上述由LSI精细化引起的高密度化和采用SiP技术引起的高密度化的对策已经不足以应对日益发展的高性能化、小型化、进而低功耗化的要求。因此，三维LSI作为解决上述问题的一个方法而受到关注。该三维LSI使用贯通芯片的电极进行上下间的芯片、衬底的电连接，能够缩短布线长度，因此对高速传送、低功耗化是有效的。并且，安装面积也变小，对小型化也是有利的。因此，为了进行上下间的层叠连接，提出有各种方式(例如专利文献I?3)。在专利文献I中记载有半导体芯片的叠加方法。在确定了多个芯片安装区域的半导体衬底的各芯片安装位置处叠加芯片。然后，用密封材料封装所堆叠的芯片。之后，在芯片安装区域外侧的所确定的位置切断半导体衬底，分离成多个半导体器件。在专利文献2中记载有衬底层叠方法。提供一种在层叠衬底时能够抑制衬底的弯曲、并易于处理衬底的衬底层叠方法，是一种在衬底间连接之后，从背面切削至贯通电极露出的薄型化方法。在专利文献3中记载有降低接合温度进行连接的方法。其为如下的方法:经由包括铜-铟合金的中间层使用由铟构成的导体而与导体层连接，其能够利用Sn-3.5Ag等焊料合金凸块而设定较低的接合温度。【专利文献I】日本特开2005-51150号公报【专利文献2】日本特开2008-135553号公报【专利文献3】日本特开2007-234841号公报
技术实现思路
但是，在上述那样的三维LSI中，随着为了将芯片、衬底高密度化而将其薄型化，容易产生弯曲，使处理难以进行。并且，也难以将这些具有弯曲的部件正确地对准位置进行连接。另外，若连接时变为高温，则有时会由于连接部件之间的材料物理性能的不同而导致弯曲量的差别变大。因此，优选的是连接时的温度不为高温。例如，使用Sn-Ag类焊料等的熔点为220°C前后的材料的情况下，连接部受限于材料的凝固温度(熔点)，由于冷却至室温为止的材料收缩量的不同而造成应力残余在连接部，需要针对连接部的长期的可靠性而减少该残余应力量。因此，在低温连接的方法是有效的。特别是在衬底/芯片间的连接中，由于衬底的半导体芯片间的热膨胀系数差较大而使连接部的残余应力变大，因此若能够在衬底的玻化温度以下固化连接部，则能够使残余应力大幅降低。因此，提出有使用上述专利文献3所示的铟等金属进行连接的方式。但是，为了层叠芯片、衬底而提供高密度的半导体封装，需要每层叠连接一次芯片等时就加热一次的工序，连接部被加热熔化多次。因此，开始连接的部分之后再被加热，可能会产生熔化脱落的问题。从而，需要预先准备好开始连接的部分之后被加热也不产生问题的连接部。另外，特别是在层叠连接薄芯片的工序中，需要以低负荷进行层叠连接来避免产生对芯片的损坏。如上所述，为了层叠薄芯片、衬底而实现具有高性能、可高速传送的高可靠半导体封装(半导体器件)，本专利技术的目的在于，提供一种能在低温、低负荷下可靠连接，连接部即使在层叠工艺、其后的安装工艺等中被加热也能够保持形状的连接方法、连接结构。本专利技术的上述目的、其他目的以及新特征将会从本说明书的记载和附图中得到明确。简单说明本申请所公开的专利技术中具有代表性的技术方案的概要如下。(I) 一种半导体器件，层叠了半导体芯片或层叠了搭载有半导体芯片的布线衬底，其特征在于:所层叠的上述半导体芯片或上述布线衬底的电极间的连接结构，包括:以Cu为主要成分的一对电极；和夹在上述电极间的、基于Sn-1n类合金的焊料层，在上述焊料层中分散有Sn-Cu-Ni化合物。(2) 一种，该半导体器件层叠了半导体芯片或层叠了搭载有半导体芯片的布线衬底，该的特征在于，包括:在要层叠的上述半导体芯片或上述布线衬底的表面上形成以Cu为主要成分的电极的工序；向上述电极之间提供由使Ni粒子分散的Sn-1n类合金形成的焊料的工序；以及对上述电极之间进行加热，使Sn-Cu-Ni化合物分散在上述焊料中的工序。(3) 一种半导体器件，层叠了半导体芯片或层叠了搭载有半导体芯片的布线衬底，其特征在于:所层叠的上述半导体芯片或上述布线衬底的电极间的连接结构，包括:以Cu为主要成分的一对电极；和夹在上述电极间的、由Sn-1n类合金形成的焊料层，在上述焊料层中分散有具有两种粒径分布的Sn-Cu-Ni化合物。(4) 一种，该半导体器件层叠了半导体芯片或层叠了搭载有半导体芯片的布线衬底，该的特征在于，包括:在要层叠的上述半导体芯片或上述布线衬底的表面上形成以Cu为主要成分的电极的工序；向上述电极之间提供由使具有两种粒径分布的Ni粒子分散的Sn-1n类合金形成的焊料的工序；以及对上述电极之间进行加热，使Sn-Cu-Ni化合物分散在上述焊料中的工序。(5) 一种焊料，用于制造层叠了半导体芯本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，包括如下步骤：(a)提供半导体芯片和布线衬底，所述半导体芯片包括由Cu构成的电极，所述布线衬底包括由Cu构成的电极；(b)经由焊料将所述半导体芯片安装在所述布线衬底上，所述焊料中焊料粉末与粒子混合，所述焊料被供给至所述半导体芯片的电极与所述布线衬底的电极之间，所述焊料粉末分别由合金形成，所述合金基本上由Sn和In组成，所述粒子分别由非合金形成，所述非合金基本上由Ni组成；以及(c)加热所述焊料，从而在所述焊料中形成Sn‑Cu‑Ni化合物，该Sn‑Cu‑Ni化合物具有一个所述粒子作为核。
【技术特征摘要】
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【专利技术属性】
技术研发人员：秦英惠，中村真人，木下顺弘，绀野顺平，依田智子，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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