SRAM读取时间自测试电路制造技术

本实用新型专利技术涉及一种SRAM读取时间自测试电路，包括待测SRAM、一个二路选择器、一个延时扫描电路、一个锁存器、一个比较器、一个计数器、第一反相器和第二反相器。通过增加一个延时扫描电路、一个比较器和一个计数器，可以实现对延时时间的自动扫描从而可以快速的找到合适的延时，并通过测量环形振荡器的输出振荡周期得到SRAM的读取时间值。本实用新型专利技术避免了测试时频繁的人工操作介入，测试效率高，并且由于采用固定延时单元和具有多个可选延时的单元的组合方式，在保证较大的测量范围的前提下，节省了版图面积。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
SRAM读取时间自测试电路【
】本技术涉及静态随机存储器(SRAM)的时序测试电路领域，尤其涉及一种对SRAM的读取时间进行快速自测试的电路。【
技术介绍
】SRAM是一种常见的随机存取存储器，广泛应用于集成电路领域。读取时间(tACC:Access Time)是衡量SRAM性能的重要时序参数指标,它表征的是读操作时从时钟信号(CLK)上升沿到输出数据(Q)有效的延时。目前存储器的测试一般依赖于内自建测试(BIST)电路。BIST是一种广泛应用的可测性设计技术，它通过在芯片上内建的硬件电路自动实现存储器的高速测试。虽然它实现了测试的自动化，但是它只能证明SRAM功能正常，且SRAM的周期时间(Cycle Time)不大于测试时钟周期。因此通过传统的BIST电路可以获得SRAM的周期时间参数但是无法测量其读取时间。另外一种测试SRAM的读取时间的电路如图1所示，包括二路选择器(MUXO)、多个不同的延时电路(DEL0，DEL1，DEL2，…)、多路选择器(MUX1)、反相器(INV0, INVl)和用于对SRAM输出数据进行采样的锁存器(DFF)。该电路通过测试输入时钟信号CL本文档来自技高网...

【技术保护点】
一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRIM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器（I2）和第二反相器（I3）；所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q；所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线OSC_EN，其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I；所述延时...

【技术特征摘要】
1.一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器(12)和第二反相器(13)； 所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q ； 所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线0SC_EN,其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I ; 所述延时扫描电路DEL_TRM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定; 所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端； 所述第二反相器的输出端连接至锁存器DFF的时钟端。2.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端； 所述...

【专利技术属性】
技术研发人员：拜福君，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61