堆叠式封装件与其制造方法技术

本发明专利技术提供一种堆叠式封装件与其制造方法，所述堆叠式封装件包括基板、堆叠结构以及至少一导电带。堆叠结构位于基板上，堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。导电带配置于侧壁上，而且导电带与其中一些导电图案层电性连接。本发明专利技术的堆叠式封装件所具有的导电带可以电性连接不同的半导体元件。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，所述堆叠式封装件包括基板、堆叠结构以及至少一导电带。堆叠结构位于基板上，堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。导电带配置于侧壁上，而且导电带与其中一些导电图案层电性连接。本专利技术的堆叠式封装件所具有的导电带可以电性连接不同的半导体元件。【专利说明】
本专利技术涉及一种，且特别涉及具有导电线路的。
技术介绍
目前的半导体元件堆叠式封装件的结构包括晶片堆叠结构(DieStacking)以及封装式堆叠结构(Package Stacking),为提高整体半导体元件的线路密度以及减少封装的体积，通常半导体元件堆叠式封装件采用三维垂直堆叠(Vertically IntegratedCircuits, VIC)的结合方式进行整合。关于现有的三维垂直堆叠的结合方式，常见的晶元堆叠结构是使用硅穿孔(Through Silicon Via, TSV)半导体工艺技术，在各晶粒或是晶片上制作贯孔(via)，再将导电材料填入贯孔中以形成内部垂直导电线路，最后再将晶圆加以堆叠以及结合(bonding)。另外,封装式堆叠(Package Stacking)中，通常采用锡球或是锡柱作为各层电路板之间的内部导电线路，而每层电路板皆配置有多个电子元件，接着再进行封胶据以制成封装结构。一般而言，在导通堆叠式封装件中，各层的半导体元件的导电线路皆位于堆叠式封装件的内部。随着堆叠式封装件的轻薄化，导电线路的设计也越趋密集化以及复杂化，因此使得堆叠式封装件的封装结构与制造方法趋于繁复，而制造难度也提高。【专利
技术实现思路
】本专利技术的目的是提供一种堆叠式封装件及堆叠式封装件的制造方法，堆叠式封装件所具有的导电带可以电性连接不同的半导体元件。为实现上述目的，本专利技术实施例提供一种堆叠式封装件，所述堆叠式封装件包括基板、堆叠结构以及至少一导电带。堆叠结构位于基板上，堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。导电带配置于侧壁上，而且导电带与其中至少两层导电图案层电性连接。在本专利技术一实施例中，该堆叠结构还包括多个半导体元件，所述多个半导体元件彼此层叠并列，且其中一层所述导电图案层位于相邻两个所述半导体元件之间，所述至少一导电带电性连接其中两个所述半导体元件。在本专利技术一实施例中，该半导体元件为晶片。在本专利技术一实施例中，该半导体元件为封装模块。在本专利技术一实施例中，该导电图案层为重新布线层。在本专利技术一实施例中，该堆叠结构还包括多个绝缘层，每一个所述绝缘层位于其中相邻两个所述半导体元件之间。在本专利技术一实施例中，该堆叠结构还包括模封层，该模封层覆盖该堆叠结构与该导电带且配置于该基板上。在本专利技术一实施例中，该堆叠结构包括导电层，该导电层覆盖该模封层。本专利技术实施例提供一种堆叠式封装件的制造方法，用以改进现有对于堆叠式封装件的电性连接的工艺。本专利技术实施例提供一种堆叠式封装件的制造方法，所述堆叠式封装件的制造方法包括形成堆叠结构于基板上，所述堆叠结构具有一顶面以及多面侧壁，且堆叠结构包括多个导电图案层，其中侧壁裸露出导电图案层。将堆叠结构进行图案化处理，据以形成至少一导电带，其中导电带位于侧壁上并且连接其中至少两层导电图案层。在本专利技术一实施例中，形成该堆叠结构于该基板上的步骤包括:提供多个半导体元件，每一所述半导体元件具有第一表面以及相对该第一表面的第二表面；重新布线所述多个半导体元件，以于每一所述第一表面上形成一层该导电图案层；在每一所述第一表面上形成保护层，所述多个保护层覆盖所述多个导电图案层；以及叠合所述多个半导体元件，而其中一所述半导体元件的该第一表面位于另一所述半导体元件的第二表面下，而每一所述保护层位于相邻的两个所述半导体元件之间。在本专利技术一实施例中，将该堆叠结构进行图案化处理的步骤包括:覆盖遮罩于该堆叠结构上；沉积导电材料于该遮罩上；以及移除该遮罩。在本专利技术一实施例中，该遮罩具有多个开口，所述多个开口用以裸露出位于该顶面及该侧壁的部分所述多个导电图案层。在本专利技术一实施例中，该堆叠式封装件的制造方法还包括:形成模封层，该模封层覆盖于该堆叠结构与该导电带。在本专利技术一实施例中，该堆叠式封装件的制造方法还包括:形成导电层覆盖于该模封层上。综上所述，所述堆叠式封装件具有导电带，通过导电带的长度、数量以及分布位置的变化，使得导电带能作为堆叠结构的电性连结，进而简化封装结构以及其制造方法。由于导电带配置于堆叠结构的侧壁上，并且连接于侧壁所裸露出的至少两层导电图案层，因此半导体元件彼此之间得以通过导电带而电性连接，而可以简化封装的工艺结构。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，但是此等说明与附图仅用来说明本专利技术，而非对本专利技术的权利要求范围作任何的限制。【专利附图】【附图说明】图1A是本专利技术实施例的堆叠式封装件的俯视示意图。图1B是图1A中沿线P-P剖面所绘示的剖面示意图。图2k?图2E是图1B中的堆叠式封装件的制造方法于各步骤所形成的半成品的示意图其中，附图标记说明如下:100堆叠式封装件110 基板120堆叠结构122 顶面124 侧壁126导电图案层127绝缘层128a、128b、128c、128d 半导体元件130导电带140模封层150导电层160 遮罩162 开口Pl第一图案层P2第二图案层SI第一表面S2第二表面【具体实施方式】在附图中展示一些例示性实施例，而在下文将参阅附图以更充分地描述各种例示性实施例。值得说明的是，本专利技术概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。具体来说，提供诸等例示性实施例使得本专利技术将为详尽且完整，且将向本领域普通技术人员充分传达本专利技术概念的范畴。在每一附图中，可为了清楚明确而夸示层及区的大小及相对大小，而且类似数字指示类似元件。虽然本文中可能使用术语第一、第二、第三等来描述各种元件，但此等元件不应受此等术语限制。此等术语乃用以区分一元件与另一元件，因此，下文论述的第一元件可称为第二元件而不偏离本专利技术概念的教示。另外，本文中可能使用术语“及/或”，此乃指示包括相关联的列出项目中的任一者及一或多者的所有组合。本专利技术的堆叠式封装件可以是一种应用于半导体元件的封装结构。堆叠式封装件以侧壁上的导电带作为半导体元件之间的电性连结，以简化封装的工艺结构以及方法流程。本专利技术的堆叠式封装件包括多种实施例，而本专利技术其中一实施例的堆叠式封装件的堆叠结构可以是多个晶片或多个电路板组件呈现立体堆叠排列。以下将配合图1A至图2来说明上述堆叠式封装件。图1A为本专利技术实施例的堆叠式封装件的俯视示意图，图1B是图1A中沿线P-P剖面所绘示的剖面示意图。请参阅图1A与图1B，堆叠式封装件100包括基板110、堆叠结构120以及导电带130。堆叠结构120配置于基板110上方，导电带130配置于堆叠结构120的侧壁124，通过导电带130的分布，堆叠结构120中不同层的半导体元件128之间得以电性连接。堆叠结构120配置于基板110上，于实务上，基板110可用来作为电路及电子元件所配置的载体，亦即尚未配置晶片/电子元件的晶片载板或是电路基板。基板110上配置有接垫(Pad本文档来自技高网...

【技术保护点】
一种堆叠式封装件，其特征在于，该堆叠式封装件包括：基板；堆叠结构，位于该基板上，该堆叠结构具有顶面以及多面侧壁，且该堆叠结构包括多层导电图案层，所述多面侧壁裸露出所述多层导电图案层；以及至少一导电带，配置于至少一所述侧壁上，所述至少一导电带与至少两层所述导电图案层电性连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：李泓达，张鹤议，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71