封装件及封装件的形成方法技术

本发明专利技术讨论了多个封装件及封装件的形成方法。根据实施例，封装件包括被密封剂至少横向密封的处理器管芯、被密封剂至少横向密封的存储器管芯和密封剂上的再分布结构。处理器管芯通过再分布结构与存储器管芯通信连接。根据又一个实施例，存储器管芯可包括作为处理器管芯的缓存的存储器，并且存储器管芯可包括动态随机存取存储器(DRAM)。

【技术实现步骤摘要】
相关申请的交叉参考本申请要求于2014年9月5日提交的名称为“Cache Application by Fan-Out Package”的第62/046,718号美国临时专利申请的优先权，其全部内容结合于此作为参考。
本专利技术一般地涉及半导体
，更具体地涉及封装件及封装件的形成方法。
技术介绍
在传统的处理器结构中，中央处理器单元(CPU)或加速处理器单元(APU)的缓存通常是在系统级芯片(SoC)器件中的嵌入式静态随机存取存储器(SRAM)，或通常是系统封装(SiP)器件的外部的SRAM芯片。SRAM结构在芯片面积方面是低效的，并且通常比其他的存储结构更加昂贵。诸如由于这种节点中很难制造的嵌入式SRAM，先进的技术节点(诸如，小于20nm节点，如16nm鳍型场效应晶体管(FinFET)节点等)不会提供用于SoC器件的嵌入式的SRAM。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种封装件，包括：处理器管芯，通过密封剂至少横向密封；存储器管芯，通过所述密封剂至少横向密封；以及再分布结构，位于所述密封剂上，所述处理器管芯通过所述再分布结构与所述存储器管芯通信连接。在该封装件中，所述存储器管芯包括动态随机存取存储器(DRAM)。在该封装件中，所述存储器管芯是宽输入/输出管芯或宽输入/输出2管
芯。在该封装件中，所述存储器管芯是低功率双数据速率管芯。在该封装件中，所述存储器管芯包括作为所述处理器管芯的缓存的存储器。在该封装件中，所述处理器管芯具有所述处理器管芯的有源侧上的第一管芯连接件，并且所述存储器管芯具有所述存储器管芯的有源侧上的第二管芯连接件，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面，所述再分布结构位于所述共平面上，所述第一管芯连接件通过所述再分布结构与所述第二管芯连接件通信连接。在该封装件中，所述存储器管芯具有所述存储器管芯的有源侧上的管芯连接件和伪连接件，所述存储器管芯通过所述再分布结构和所述管芯连接件与所述存储器管芯通信连接。在该封装件中，所述存储器管芯在所述存储器管芯的有源侧上具有焊盘上的第一管芯连接件，所述存储器管芯还具有所述焊盘上的第二管芯连接件，所述第二管芯连接件远离所述第一管芯连接件，所述存储器管芯通过所述再分布结构和所述第一管芯连接件与所述存储器管芯通信连接。根据本专利技术的另一方面，提供了一种封装件，包括：密封剂；第一管芯，嵌入所述密封剂中，所述第一管芯包括处理器集成电路，第一焊盘位于所述第一管芯的有源侧上，第一管芯连接件位于所述第一焊盘上；第二管芯，嵌入所述密封剂中，所述第二管芯包括存储器集成电路，第二焊盘位于所述第二管芯的有源侧上，第二管芯连接件位于所述第二焊盘上，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面；以及再分布结构，位于所述共平面上，所述第一管芯通过所述第一管芯连接件、所述再分布结构和所述第二管芯连接件与所述第二管芯通信连接。在该封装件中，所述存储器集成电路是所述处理器集成电路的缓存。在该封装件中，所述存储器集成电路包括动态随机存取存储器(DRAM)。在该封装件中，所述第二管芯还包括位于所述第二管芯的所述有源侧
上的第三焊盘，位于所述第三焊盘上的第三管芯连接件，所述第三焊盘和所述第三管芯连接件电隔离。在该封装件中，第三管芯连接件位于所述第二焊盘上，所述第三管芯连接件的尺寸大于所述第二管芯连接件的尺寸。根据本专利技术的又一方面，提供了一种方法，包括：将第一管芯和第二管芯密封在密封剂中，所述第一管芯包括处理器，所述第二管芯包括存储器；以及在所述密封剂上形成再分布结构，所述再分布结构将所述第一管芯电连接至所述第二管芯。该方法还包括：在所述第二管芯的有源侧上形成焊盘；在所述第二管芯的所述有源侧上形成钝化层，穿过所述钝化层的第一开口暴露所述焊盘的第一部分，穿过所述钝化层的第二开口暴露所述焊盘的第二部分，所述第二开口大于所述第一开口；以及在所述第二管芯上进行测试，所述测试包括通过所述第二开口接触所述焊盘。该方法还包括通过所述第一开口在所述焊盘上形成第一管芯连接件并且通过所述第二开口在所述焊盘上形成第二管芯连接件，所述第二管芯通过所述第一管芯连接件电连接至所述第一管芯。该方法还包括：在所述第二管芯的有源侧上形成第一焊盘和第二焊盘，所述第一焊盘电连接至所述第二管芯上的集成电路，所述第二焊盘不电连接至所述第二管芯上的集成电路；以及在所述第一焊盘上形成第一管芯连接件并且在所述第二焊盘上形成第二管芯连接件，所述第二管芯通过所述第一管芯连接件电连接至所述第一管芯。该方法还包括：在所述第一管芯的有源侧上形成第一焊盘；在所述第一管芯的所述有源侧上形成第一钝化层，穿过所述第一钝化层的第一开口暴露所述第一焊盘；在所述第一焊盘上形成第一管芯连接件；在所述第一钝化层和所述第一管芯连接件上形成第一介电材料；在所述第二管芯的有源侧上形成第二焊盘；在所述第二管芯的所述有源侧上形成第二钝化层，穿过所述第二钝化层的第二开口暴露所述第二焊盘；在所述第二焊盘上形成第二管芯连接件；在所述第二钝化层和所述第二管芯连接件上形成第二介电材料；以及在密封所述第一管芯和所述第二管芯之后，平坦化所述密
封剂、所述第一介电材料、所述第二介电材料、所述第一管芯连接件和所述第二管芯连接件以形成共平面，在所述共平面上形成所述再分布结构。在该方法中，所述存储器是所述处理器的缓存。在该方法中，所述存储器包括动态随机存取存储器(DRAM)。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了根据一些实施例的第一封装件。图2A和图2B是根据一些实施例的图1的第一封装件的截面和具有覆盖的管芯间连接件的布局图。图3示出了根据一些实施例的第二封装件。图4A和图4B是根据一些实施例的图3的第二封装件的截面和具有覆盖的管芯间连接件的布局图。图5示出了根据一些实施例的第三封装件。图6是根据一些实施例的图5的第三封装件的截面和具有覆盖的管芯间连接件的布局图。图7示出了根据一些实施例的第四封装件。图8是根据一些实施例的图7的第四封装件的截面和具有覆盖的管芯间连接件的布局图。图9至图15示出了根据一些实施例的在形成封装件的工艺期间的中间步骤的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方
或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”以及类似的本文档来自技高网...

【技术保护点】
一种封装件，包括：处理器管芯，通过密封剂至少横向密封；存储器管芯，通过所述密封剂至少横向密封；以及再分布结构，位于所述密封剂上，所述处理器管芯通过所述再分布结构与所述存储器管芯通信连接。

【技术特征摘要】
2014.09.05 US 62/046,718;2014.11.26 US 14/554,9491.一种封装件，包括：处理器管芯，通过密封剂至少横向密封；存储器管芯，通过所述密封剂至少横向密封；以及再分布结构，位于所述密封剂上，所述处理器管芯通过所述再分布结构与所述存储器管芯通信连接。2.根据权利要求1所述的封装件，其中，所述存储器管芯包括动态随机存取存储器(DRAM)。3.根据权利要求2所述的封装件，其中，所述存储器管芯是宽输入/输出管芯或宽输入/输出2管芯。4.根据权利要求2所述的封装件，其中，所述存储器管芯是低功率双数据速率管芯。5.根据权利要求1所述的封装件，其中，所述存储器管芯包括作为所述处理器管芯的缓存的存储器。6.根据权利要求1所述的封装件，其中，所述处理器管芯具有所述处理器管芯的有源侧上的第一管芯连接件，并且所述存储器管芯具有所述存储器管芯的有源侧上的第二管芯连接件，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面，所述再分布结构位于所述共平面上，所述第一管芯连接件通过所述再分布结构与所述第二管芯连接件通信连接。7.根据权利要求1所述的封装件，...

【专利技术属性】
技术研发人员：余振华，叶德强，苏安治，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71