集成电路布局、器件、系统和其生成方法技术方案

生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明专利技术的实施例还提供了集成电路布局、器件和系统。

Integrated Circuit Layout, Devices, Systems and Generation Method

【技术实现步骤摘要】
集成电路布局、器件、系统和其生成方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及集成电路布局、器件、系统和其生成方法。
技术介绍
集成电路(IC)有时包括一次性可编程(“OTP”)存储器元件，以提供非易失性存储器(“NVM”)，其中，当IC断电时，数据不会丢失。一种类型的NVM包括通过使用连接至其他电路元件的介电材料层(氧化物等)集成到IC中的反熔丝位。为了对反熔丝位进行编程，对介电材料层施加编程电场以可持续地改变(例如，破坏)介电材料，从而降低介电材料层的电阻。通常，为了确定反熔丝位的状态，对介电材料层施加读取电压并读取合成电流。
技术实现思路
根据本专利技术的一方面，提供了一种生成集成电路(IC)布局图的方法，所述方法包括：使集成电路布局图中的有源区与第一栅极区相交，从而在所述有源区中限定第一反熔丝结构的位置；使所述有源区与第二栅极区相交，从而在所述有源区中限定第二反熔丝结构的位置；利用第一导电区覆盖所述第一栅极区，从而限定所述第一导电区和所述第一栅极区之间的电连接的位置；以及利用第二导电区覆盖所述第二栅极区，从而限定所述第二导电区和所述第二栅极区之间的电连接的位置，其中，所述第一导电区和所述第二导电区沿与所述第一栅极区和所述第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使所述有源区与所述第一栅极区相交、所述有源区与所述第二栅极区相交、覆盖所述第一栅极区或覆盖所述第二栅极区中的至少一个。根据本专利技术的另一方面，提供了一种集成电路(IC)器件，包括：第一反熔丝结构，包括位于第一栅极导体和第一有源区之间的第一介电层；第二反熔丝结构，包括位于第二栅极导体和第一有源区之间的第二介电层；第一通孔，在距所述第一有源区第一距离的第一位置处电连接至所述第一栅极导体；以及第二通孔，在距所述第一有源区第二距离的第二位置处电连接至所述第二栅极导体，其中，所述第一距离等于所述第二距离。根据本专利技术的又一方面，提供了一种电子设计自动化(EDA)系统，包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码配置为与所述处理器一起使得所述系统：接收多个反熔丝结构布局的第一子集，所述第一子集在第一方向上延伸；接收所述多个反熔丝结构布局的第二子集，所述第二子集在所述第一方向上延伸；通过使所述第一子集与所述第二子集重叠，沿与所述第一方向垂直的第二方向将所述第二子集放置为与所述第一子集相邻；并且基于所述多个反熔丝结构布局的重叠的所述第一子集和所述第二子集生成集成电路(IC)器件的布局图。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A是根据一些实施例的反熔丝单元的示图。图1B是根据一些实施例的反熔丝单元的部分的示意图。图1C-图1E是根据一些实施例的反熔丝单元阵列的示图。图1F-图1H是根据一些实施例的反熔丝单元阵列的部分的示意图。图2是根据一些实施例的生成IC布局图的方法的流程图。图3A-图3D是根据一些实施例的反熔丝阵列的示图。图4是根据一些实施例的生成IC布局图的方法的流程图。图5A-图5C是根据一些实施例的IC器件的示图。图6是根据一些实施例的对反熔丝单元实施读取操作的方法的流程图。图7是根据一些实施例的电子设计自动化(EDA)系统的框图。图8是根据一些实施例的IC制造系统和与其相关联的IC制造流程的框图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的特定实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。其他组件、值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。在各个实施例中，IC布局以及由IC布局制造的反熔丝结构和阵列包括位于每个反熔丝结构和最近的电连接之间的栅极结构区段，其中，栅极结构区段比包括反熔丝结构的相邻有源区之间的距离更短。与包括比相邻有源区之间的距离更长的栅极结构区段的方法相比，基于连接至每个反熔丝结构的栅极结构区段的均匀低电阻，读取操作中的电流增加并且更均匀。图1A是根据一些实施例的反熔丝单元A1的示图。图1A描述了反熔丝单元A1、X方向、垂直于X方向的Y方向、在X方向上延伸的位线BL1、以及在Y方向上延伸的栅极区P1-P10的IC布局图的平面图。在各个实施例中，反熔丝单元A1是独立单元(例如，存储在单元库中的标准单元)，或是较大IC布局图的部分(例如，标准单元或包括除了图1A所述的那些之外的部件的其他电路)。在一些实施例中，反熔丝单元A1包括在反熔丝单元阵列中，例如，下面相对于图1C和图1D讨论的反熔丝单元阵列100。在各个实施例中，位线BL1的位于反熔丝单元A1上方的部分包括或不包括在反熔丝单元A1的IC布局图中，并且部分或全部栅极区P1-P10的位于反熔丝单元A1上方的部分包括或不包括在反熔丝单元A1的IC布局图中。反熔丝单元A1包括有源区AA0、AA1和AA2以及导电区Z0、Z1和Z2。有源区AA0、AA1和AA2在X方向上延伸并且在Y方向上彼此对准。导电区Z0和Z1在X方向上延伸，在X方向上彼此对准，并且位于相邻的有源区AA0和AA1之间。导电区Z2在X方向上延伸并且位于相邻的有源区AA1和AA2之间。每个有源区AA0、AA1和AA2是包括在制造工艺中的IC布局图中的区域，作为限定半导体衬底中的有源区的部分，也称为氧化物扩散或氧化物定义(OD)区，其中，在有源区中形成例如源极/漏极区的一个或多个IC器件部件。在各个实施例中，有源区是平面晶体管或鳍式场效应晶体管(FinFET)的n型或p型有源区。在一些实施例中，有源区AA1包括在制造工艺中，作为限定下面相对于图5A讨论的有源区5AA1的部分。每个栅极区P1-P10是包括在制造工艺中的IC布局图中的区域，作为限定IC器件中的栅极结构的部分，其中，栅极结构包括导电材料或介电材料中的至少一种。在各个实施例中，对应于栅极区P1-P10的一个或多个栅极结构包括位于至少一种介电材料上方的至少一种导电材料。在一些实施例中，栅极区P4-P7包括在制造工艺中，作为限定下面相对于图5A-图5C讨论的相应栅极结构5P4-5P7的部分。在图1A所示的实施例中，每个本文档来自技高网...

【技术保护点】
1.一种生成集成电路(IC)布局图的方法，所述方法包括：使集成电路布局图中的有源区与第一栅极区相交，从而在所述有源区中限定第一反熔丝结构的位置；使所述有源区与第二栅极区相交，从而在所述有源区中限定第二反熔丝结构的位置；利用第一导电区覆盖所述第一栅极区，从而限定所述第一导电区和所述第一栅极区之间的电连接的位置；以及利用第二导电区覆盖所述第二栅极区，从而限定所述第二导电区和所述第二栅极区之间的电连接的位置，其中，所述第一导电区和所述第二导电区沿与所述第一栅极区和所述第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使所述有源区与所述第一栅极区相交、所述有源区与所述第二栅极区相交、覆盖所述第一栅极区或覆盖所述第二栅极区中的至少一个。

【技术特征摘要】
2018.02.13 US 62/630,160;2019.01.18 US 16/252,2911.一种生成集成电路(IC)布局图的方法，所述方法包括：使集成电路布局图中的有源区与第一栅极区相交，从而在所述有源区中限定第一反熔丝结构的位置；使所述有源区与第二栅极区相交，从而在所述有源区中限定第二反熔丝结构的位置；利用第一导电区覆盖所述第一栅极区，从而限定所述第一导电区和所述第一栅极区之间的电连接的位置；以及利用第二导电区覆盖所述第二栅极区，从而限定所述第二导电区和所述第二栅极区之间的电连接的位置，其中，所述第一导电区和所述第二导电区沿与所述第一栅极区和所述第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使所述有源区与所述第一栅极区相交、所述有源区与所述第二栅极区相交、覆盖所述第一栅极区或覆盖所述第二栅极区中的至少一个。2.根据权利要求1所述的方法，还包括基于所述集成电路布局图制造以下元件中的至少一个：一个或多个半导体掩模，或半导体集成电路的层中的至少一个组件。3.根据权利要求1所述的方法，还包括：使所述有源区与第三栅极区相交，从而在所述第一反熔丝结构和所述第二反熔丝结构之间的所述有源区中限定第一晶体管的位置；以及使所述有源区与第四栅极区相交，从而在所述第一晶体管和所述第二反熔丝结构之间的所述有源区中限定第二晶体管的位置。4.根据权利要求3所述的方法，其中，覆盖所述第一导电区和所述第二导电区包括通过包括所述第三栅极区和所述第四栅极区的间隔分隔开所述第一导电区和所述第二导电区。5.根据权利要求1所述的方法，其中，覆盖所述第一导电区和覆盖所述第二导电区中的每个限定了位于相应栅极结构与上面的金属层中的相应区段之间的通孔的位置。...

【专利技术属性】
技术研发人员：张盟昇，洪哲民，周绍禹，杨耀仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71