集成多输出（INFO）封装件结构及其形成方法技术

本发明专利技术的实施例提供了一种方法，包括：提供具有凹槽的载体以及将管芯附接至载体，其中管芯至少部分地设置在凹槽中。该方法还包括：在载体上方并且围绕管芯的至少一部分形成模塑料，在模塑料上方形成多输出再分布层并且多输出再分布层电连接至管芯，以及去除载体。本发明专利技术的实施例还提供了集成多输出(INFO)封装件结构及其形成方法。

【技术实现步骤摘要】

本专利技术的实施例涉及半导体领域，并且更具体地涉及集成多输出(INFO)封装件结构及其形成方法。
技术介绍
在诸如集成多输出(InFO)晶圆级封装(WLP)的传统封装技术的一个方面中，再分布层(RDL)可以形成在管芯上方并且电连接至管芯中的有源器件。然后可以形成诸如凸块下金属(UBM)上的焊料球的外部输入/输出(I/O)焊盘，以通过RDL电连接至管芯。这种封装技术的一个优势在于，有可能形成多输出封装件。因此，与管芯相比，管芯上的I/O焊盘可以再分布至更大的区域，并且因此，可以增加封装在管芯的表面上的I/O焊盘的数量。在这样的封装技术中，可以在管芯周围形成模塑料以提供支撑多输出互连结构的表面区域。例如，RDL通常包括形成在管芯和模塑料上方的一个或多个聚合物层。导电部件(例如，导电线和/或通孔)形成在聚合物层中并且将管芯上的I/O焊盘电连接至位于RDL上方的外部I/O焊盘。外部I/O焊盘可以被设置在管芯和模塑料两者上方。
技术实现思路
本专利技术的实施例提供了一种形成半导体封装件的方法，包括：提供包括凹槽的载体；将管芯附接至所述载体，其中，所述管芯至少部分地设置在所述凹槽中；在所述载体上方并且在所述管芯的至少一部分周围形成模塑料；在所述模塑料上方形成多输出再分布层(RDL)，并且所述多输出再分布层电连接至所述管芯；以及去除所述载体。本专利技术的实施例还提供了一种用于形成半导体封装件的方法，包括：将管芯附接至载体内的凹槽的底面，其中，所述凹槽的尺寸基于所述管芯的尺寸；在将所述管芯附接至所述凹槽的所述底面的同时，形成沿着所述管芯的侧壁延伸的模塑料；在所述管芯和所述模塑料上方形成多输出再分布层(RDL)；在所述多输出再分布层上方形成外部连接件，其中，所述多输出再分布层将所述外部连接件电接连至所述管芯；以及去除所述载体。本专利技术的实施例还提供了一种封装件，包括：管芯；模塑料，所述模塑料围绕所述管芯的第一部分，其中，所述管芯的第二部分延伸超过所述模塑料的底面；多输出再分布层(RDL)，所述多输出再分布层位于所述管芯上方并且位于所述模塑料的顶面上方；以及外部连接件，所述外部连接件位于所述多输出再分布层上方，其中，所述外部连接件通过所述多输出再分布层电连接至所述管芯。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个实施例。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。图1至图8示出了根据一些实施例的制造半导体器件的各个中间阶段。图9示出了根据一些实施例的用于制造半导体器件的工艺流程。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。各个实施例包括在形成诸如模塑料和多输出再分布层(RDL)的封装部件时，使用图案化的载体用于支撑半导体器件管芯。图案化的载体包括在各个工艺步骤(例如，模塑)期间固定器件管芯的多个凹槽。每个凹槽的尺寸都基于放置在凹槽内的器件管芯的尺寸。在形成封装件的各个部件之后，可以去除载体，并且管芯的底面可以延伸超过模塑料的底面。图案化的载体的使用和所得到的封装结构可以提供各种非限制性的优势。例如，在平面视图中，图案化的载体中的每个凹槽都具有与器件管芯类似的尺寸。通过使用凹槽以在模塑期间保持器件管芯的位置，可以减小在模塑工艺期间的管芯移位。因此，可以提高管芯和随后形成的RDL之间的对准，这减小制造缺陷并且允许具有更小的缓冲区域和精细间距的RDL设计。此外，可以分配更少的模塑料以形成器件封装件，这允许所得到的封装件中的减小的热膨胀系数(CTE)不匹配和翘曲。此外，通过将管芯的底面延伸超过模塑料的底面，可以实现所得到的封装的器件中的改善的散热。图1示出了管芯102的截面图。每个管芯102都可以包括半导体衬底、有源器件和互连结构(未单独示出)。例如，衬底可以包括掺杂或未掺杂的块状硅、或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘体层上的半导体材料(诸如硅)层。例如，绝缘体层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘体层。可选地，衬底可以包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。可以在衬底的顶面处形成诸如晶体管的有源器件、电容器、电阻器、二极管、光电二极管、熔丝等。可以在有源器件和衬底上方形成互连结构。互连结构可以包括层间介电(ILD)层和/或金属间介电(IMD)层，金属间介电层包含使用任何合适的方法形成的导电部件(例如，包括铜、铝、钨、它们的组合等的导电线和通孔)。ILD和IMD可以包括设置在这样的导电部件之间的低k介电材料，低k介电材料具有例如小于约4.0或甚至2.0的k值。在一些实施例中，例如，可以通过诸如旋涂、化学汽相沉积(CVD)和等离子体增强的CVD(PECVD)的任何合适的方法由例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等形成ILD和IMD。互连结构电连接各个有源器件以在管芯102内形成功能电路。通过这样的电路提供的功能可以包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域中的普通技术人员将理解，提供的以上实例仅用于说明目的以进一步解释本专利技术的应用并且不旨在以任何方式限制本专利技术。可以适当使用其他电路以用于给定应用。输入/输出(I/O)和钝化部件可以形成在互连结构上方。例如，接触焊盘104可以形成在互连结构上方并且可以通过互连结构中的各个导电部件电连接至有源器件。接触焊盘104可以包括诸如铝、铜等的导电材料。此外，钝化层106可以形成在互连结构和接触焊盘上方。在一些实施例中，钝化层106可以由诸如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅等的非有机材料形成。也可以使用其他合适的钝化材料。钝化层106的一部分可以覆盖接触焊盘104的边缘部分。也可以在接触焊盘104上方可选地形成诸如附加的钝化本文档来自技高网...

【技术保护点】
一种形成半导体封装件的方法，包括：提供包括凹槽的载体；将管芯附接至所述载体，其中，所述管芯至少部分地设置在所述凹槽中；在所述载体上方并且在所述管芯的至少一部分周围形成模塑料；在所述模塑料上方形成多输出再分布层(RDL)，并且所述多输出再分布层电连接至所述管芯；以及去除所述载体。

【技术特征摘要】
2015.10.20 US 14/918,2561.一种形成半导体封装件的方法，包括：提供包括凹槽的载体；将管芯附接至所述载体，其中，所述管芯至少部分地设置在所述凹槽中；在所述载体上方并且在所述管芯的至少一部分周围形成模塑料；在所述模塑料上方形成多输出再分布层(RDL)，并且所述多输出再分布层电连接至所述管芯；以及去除所述载体。2.根据权利要求1所述的方法，其中，将所述管芯附接至所述载体包括使用管芯附接膜将所述管芯的底面附接至所述凹槽的底面。3.根据权利要求1所述的方法，其中，所述凹槽的尺寸基于所述管芯的尺寸。4.根据权利要求3所述的方法，其中，从上往下看，所述凹槽的尺寸在所有方向上都比所述管芯的尺寸大5μm或更少。5.根据权利要求1所述的方法，其中，所述凹槽的侧壁是倾斜的，并且其中，将所述管芯附接至所述载体包括自对准工艺。6.根据权利要求1所述的方法，其中，形成所述模塑料包括在所述凹槽中形成所述模塑料的一部分。7.根据权...

【专利技术属性】
技术研发人员：黄章斌，余振华，杨庆荣，刘重希，杜贤明，郭鸿毅，蔡豪益，梁世纬，赖昱嘉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71