集成多输出封装件及制造方法技术

本发明专利技术的实施例提供了一种方法，包括从第一器件管芯的第一导电焊盘形成贯通道。第一导电焊盘位于第一器件管芯的顶面处。将第二器件管芯附着至第一器件管芯的顶面。第二器件管芯具有表面导电部件。将第二器件管芯和贯通道包封在包封材料中。平坦化包封材料以露出贯通道和表面导电部件。再分布线形成在贯通道和表面导电部件上方并且电耦合至贯通道和表面导电部件。本发明专利技术的实施例还提供了集成多输出封装件及制造方法。

【技术实现步骤摘要】

本专利技术的实施例涉及半导体领域，更具体地涉及集成多输出封装件及制造方法。
技术介绍
堆叠管芯通常用于三维(3D)集成电路中。通过管芯的堆叠，减小了封装件的占用空间(footprint)(形状因子)。另外，通过堆叠管芯的形成显著简化了管芯中的金属线布线。在一些应用中，堆叠多个管芯以形成管芯堆叠件，其中，多个管芯包括衬底导电贯通道(TSV，有时称为硅贯通道)。有时，堆叠管芯的总数可以达到八个或更多。当形成这种管芯堆叠件时，通过倒装芯片接合将第一管芯首先接合至封装衬底上，其中，回流焊料区/球以将第一管芯结合至封装衬底。第一底部填充物分配在第一管芯与封装衬底之间的间隙中。然后固化第一底部填充物。然后执行测试以确保第一管芯适当地连接至封装衬底，并且第一管芯和封装衬底按照期望的方式运行。接下来，通过倒装芯片接合将第二管芯接合至第一管芯上，其中，回流焊料区/球以将第二管芯结合至第一管芯。第二底部填充物分配在第二管芯与第一管芯之间的间隙中。然后固化第二底部填充物。然后执行测试以确保第二管芯正确地连接至第一管芯，并且第一管芯、第二管芯和封装衬底按照期望的方式运行。接下来，通过与用于结合第一管芯和第二管芯相同的工艺步骤将第三管芯接合至第二管芯上。重复该工艺直到接合所有的管芯。
技术实现思路
本专利技术的实施例提供了一种制造集成多输出封装件的方法，包括：从第一器件管芯的第一导电焊盘形成贯通道，其中，所述第一导电焊盘位于所述第一器件管芯的顶面处；将第二器件管芯附着至所述第一器件管芯的顶面，其中，所述第二器件管芯包括表面导电部件；将所述第二器件管芯和所述贯通道包封在包封材料中；平坦化所述包封材料以露出所述贯通道和所述表面导电部件；以及形成位于所述贯通道和所述表面导电部件上方并且电耦合至所述贯通道和所述表面导电部件的再分布线。本专利技术的实施例还提供了一种制造集成多输出封装件的方法，包括：在第一器件管芯的第一导电焊盘上形成第一贯通道；在第二器件管芯的第二导电焊盘上形成第二贯通道；将所述第一器件管芯和所述第二器件管芯放置在载体上方；将第三器件管芯附着至所述第一器件管芯的顶面和所述第二器件管芯的顶面；将所述第三器件管芯、所述第一贯通道和所述第二贯通道包封在包封材料中；平坦化所述包封材料以露出所述第一贯通道、所述第二贯通道、以及所述第三器件管芯的表面部件；以及形成位于所述第一贯通道、所述第二贯通道和所述第三器件管芯上方并且电耦合至所述第一贯通道、所述第二贯通道和所述第三器件管芯的再分布线。本专利技术的实施例还提供了一种制造集成多输出封装件的方法，包括：在第一器件管芯的顶面上形成第一贯通道；在第二器件管芯的顶面上形成第二贯通道；将所述第一器件管芯和所述第二器件管芯放置在载体上方；将第三器件管芯附着至所述第一器件管芯的顶面和所述第二器件管芯的顶面，其中，所述第三器件管芯位于所述第一贯通道和所述第二贯通道之间，并且所述第一器件管芯的正面和所述第二器件管芯的正面面向所述第三器件管芯的背面；在相同的包封工艺中，将所述第一器件管芯、所述第二器件管芯、所述第三器件管芯、所述第一贯通道和所述第二贯通道包封在包封材料中；平坦化所述包封材料以露出所述第一贯通道、所述第二贯通道、以及所述第三器件管芯的表面导电部件；以及形成位于所述第一贯通道、所述第二贯通道和所述第三器件管芯的表面导电部件上方并且电耦合至所述第一贯通道、所述第二贯通道和所述第三器件管芯的表面导电部件的再分布线。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A至图1I示出了根据一些实施例的在多输出(fan-out)封装件的形成中的中间阶段的截面图。图2A至图2I示出了根据一些实施例的在多输出封装件的形成中的中间阶段的截面图。图3A至图3J示出了根据一些实施例的在多输出封装件的形成中的中间阶段的截面图。图4A至图4J示出了根据一些实施例的在多输出封装件的形成中的中间阶段的截面图。图5至图10示出了根据一些实施例的多输出封装件的截面图。图11示出了根据一些实施例的多输出封装件的顶视图。图12示出了根据一些实施例的用于形成多输出封装件的工艺流程图。具体实施方式以下公开内容提供了多种不同实施例或实例，以实现本专利技术的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。根据各个示例性实施例，提供了集成多输出封装件及其形成方法。示出了形成多输出封装件的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，类似的参考标号用于指定类似的元件。图1A至图1I示出了根据一些实施例的在多输出(fan-out)封装件的形成中的中间阶段的截面图。图1A至图1I中所示的步骤还示例性地示出了图12所示的工艺流程200。在随后的讨论过程中，参照图12的工艺步骤讨论了图1A至图1I所示的工艺步骤。参考图1A，提供器件10(其为具有多个器件管芯的相应的晶圆2的一部分)。根据本专利技术的一些实施例，器件管芯10为逻辑管芯，该管芯可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入-输出(IO)管芯、基带(BB)管芯或应用处理器(AP)管芯。尽管未示出，但是器件管芯10可以包括半导体衬底，其中，诸如晶体管和/或二极管的有源器件形成在半导体衬底的顶面处。此外，金属线和通道(未示出)形成在器件管芯10的互连结构(未示出)中以互连器件管芯10中的集成电路器件，该互连结构位于半导体衬底上方。金属焊盘12形成在器件管芯10的顶面10A处。器件管芯10的顶面10A还称为正面。器件管芯10具有背面10B，该背面还可以是器件管芯10中的相应的半导体衬底的背面。金属焊盘12可以是铝焊盘、铜焊盘、铝铜焊盘等。金属焊盘12可以形成在器件管芯10的第一表面区中，并且器件管芯10的第二表面区不具有形成在其中的金属焊盘。例如，根据图1A中示出的一些示例性实施例，右侧表面区中具有金属焊盘12，而左侧表面区不具有金属焊盘。图1B和图1C示出了贯通道(through-via)14的形成。在图12中所示的工艺步骤中将相应的步骤示出为步骤202。根据一些实施例，如图1B所示，光刻胶16形成在晶圆2上方，然后图案化该光刻胶以形成开口15，通过该开口暴露每一个金属焊盘12的一部分。然本文档来自技高网...

【技术保护点】
一种制造集成多输出封装件的方法，包括：从第一器件管芯的第一导电焊盘形成贯通道，其中，所述第一导电焊盘位于所述第一器件管芯的顶面处；将第二器件管芯附着至所述第一器件管芯的顶面，其中，所述第二器件管芯包括表面导电部件；将所述第二器件管芯和所述贯通道包封在包封材料中；平坦化所述包封材料以露出所述贯通道和所述表面导电部件；以及形成位于所述贯通道和所述表面导电部件上方并且电耦合至所述贯通道和所述表面导电部件的再分布线。

【技术特征摘要】
2015.09.21 US 62/221,443;2016.01.22 US 15/004,2401.一种制造集成多输出封装件的方法，包括：从第一器件管芯的第一导电焊盘形成贯通道，其中，所述第一导电焊盘位于所述第一器件管芯的顶面处；将第二器件管芯附着至所述第一器件管芯的顶面，其中，所述第二器件管芯包括表面导电部件；将所述第二器件管芯和所述贯通道包封在包封材料中；平坦化所述包封材料以露出所述贯通道和所述表面导电部件；以及形成位于所述贯通道和所述表面导电部件上方并且电耦合至所述贯通道和所述表面导电部件的再分布线。2.根据权利要求1所述的方法，其中，所述包封材料具有与所述第一器件管芯的相应的边缘对准的边缘。3.根据权利要求1所述的方法，其中，所述包封材料扩张越过所述第一器件管芯的相应的边缘，所述包封材料的底面与所述第一器件管芯的底面共面。4.根据权利要求1所述的方法，其中，所述第二器件管芯包括与所述第一器件管芯的一部分重叠的第一部分、以及与所述包封材料的一部分重叠的第二部分。5.根据权利要求4所述的方法，还包括与所述第一器件管芯共面的第三器件管芯，其中，所述第二器件管芯还包括与所述第三器件管芯的一部分重叠的第三部分。6.根据权利要求5所述的方法，其中，所述第一器件管芯包括第一下部和位于所述第一下部上方的第一上部，所述第一下部包括第一有源器件，并且所述第一上部包括第一布线层，其中，所述第二器件管芯包括第二下部和位于所述第二下部上方的第二上部，所述第二下部包括有源器件，并且所述第二上部包括第二布线层，其中，所述第一下部与所述第二下部相同，并且所述第一上部与所述第二上部不同。7.根据权利要求...

【专利技术属性】
技术研发人员：余振华，余国宠，蔡豪益，郭庭豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71