半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路，包括经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号。

【技术实现步骤摘要】

本专利技术总体而言涉及一种半导体电路，更具体地，涉及一种半导体集成电路。
技术介绍
为了改善集成度，通过层叠多个芯片来制造半导体集成电路。作为其中之一，已经积极地进行对半导体集成电路的通孔(例如，穿通硅通孔(TSV))的研究。根据这种方法，层叠多个芯片并 形成穿通硅通孔，使得所有芯片彼此耦合。在使用穿通硅通孔的半导体集成电路中，在制造过程中可能会产生各种缺陷。即，可能产生诸如以下的缺陷:表示导电材料未填满穿通硅通孔的空洞、由于芯片弯曲或凸块材料移动所致的凸块接触故障，或在穿通硅通孔中产生的裂痕。当产生这样的缺陷时，可能不能在芯片之间执行各种信号的传送或电源的供应，导致半导体集成电路中的严重操作错误。就此而言，需要根据用于确定这些缺陷的产生的测试以及测试的结果来执行修复操作。在现有技术中，已经使用了一种利用外部装置来检查输出至半导体集成电路外部的测试信号并切断修复熔丝的方法。然而，由于半导体集成电路包括多个穿通硅通孔，为了测试在通孔中产生的缺陷并修复缺陷，需要利用外部装置来观察通孔或储存一系列数据并使用修复程序等。因此，在根据现有技术的半导体集成电路中，测试时间以及与测试有关的数据增力口，测试效率由于可用通道和测试设备的存储器的限制而降低，并且额外地需要用于执行修复操作的时间，导致半导体集成电路的制造产率下降。
技术实现思路
本专利技术说明一种可以减少测试时间和修复时间的半导体集成电路。在一个实施例中，一种半导体集成电路包括:经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号。在一个实施例中，一种半导体集成电路包括:经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号，并且响应于测试结果信号来改变与有缺陷的通孔耦合的信号路径以修复通孔。在根据一个实施例的半导体集成电路中，测试时间和修复时间减少，带来制造产率的提闻。附图说明结合附图来说明特征、方面和实施例，其中:图1是根据一个实施例的半导体集成电路100的框图；图2是说明图1的测试单元120、220、320的配置的框图；图3至图5是根据一个实施例的半导体集成电路100的测试控制信号的波形图；图6是说明图1的测试单元120、220、320的配置的另一个实例的框图；图7是说明图1的修复单元130的配置的电路图；以及图8是说明图1的发送/接收单元110和210与穿通硅通孔之间的连接关系的图。具体实施例方式在下文中，将 参照附图通过各种实施例来详细说明根据本专利技术的半导体集成电路。首先，根据一个实施例的半导体集成电路被概括为能够进行自我测试和修复。如图1所示，可以通过层叠多个芯片即主芯片101、从芯片O (201)以及从芯片I(301)来配置根据一个实施例的半导体集成电路100。主芯片101、从芯片O (201)以及从芯片I (301)可以经由多个穿通硅通孔(TSV)(在下文中称为通孔)而彼此耦合。多个通孔可以根据其用途而分为正常通孔、修复通孔以及专用通孔。正常通孔可以用于发送正常的操作相关信号，例如命令、数据、地址等。修复通孔可以用于在正常通孔中产生缺陷时替换正常通孔。 专用通孔可以用于传送包括测试控制信号的单独的信号。主芯片101可以包括发送/接收单元110、测试单元120、修复单元130和测试控制信号发生单元140。发送/接收单元110可以被配置为执行主芯片101与另一芯片(即，从芯片O(201))之间的信号发送/接收操作。测试单元120可以被配置为通过利用测试控制信号经由发送/接收单元110与其它的芯片通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元130可以被配置为响应于测试的结果来执行修复操作。修复操作可以改变发送/接收单元110的信号发送/接收路径。测试控制信号发生单元140可以被配置为产生具有预定时序的多个测试控制信号。从芯片O (201)可以包括发送/接收单元210、测试单元220和修复单元230。发送/接收单元210可以被配置为执行从芯片O (201)与其它的芯片(B卩，主芯片101和从芯片I (301))之间的信号发送/接收操作。测试单元220可以被配置为通过利用测试控制信号与发送/接收单元210通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元230可以被配置为响应于由测试单元220执行的测试的结果来执行修复操作。修复操作可以改变发送/接收单元210的信号传输路径。从芯片I (301)可以包括发送/接收单元310、测试单元320和修复单元330。发送/接收单元310可以被配置为执行从芯片I (301)与其它的芯片(B卩，从芯片O(201))之间的信号发送/接收操作。测试单元320可以被 配置为通过利用测试控制信号与发送/接收单元310通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元330可以被配置为响应于由测试单元320执行的测试的结果来执行修复操作。修复操作可以改变发送/接收单元310的信号传输路径。主芯片101、从芯片O (201)和从芯片I (301)的配置将参照附图来说明。参见图2，将说明图1的测试单元120、220和320的配置。此时，图2说明测试单元120、220和320的整体电路配置中的与一个通孔相对应的部分电路配置。主芯片的测试单元120可以包括与门ANDl、具有触发器(DFF) 122和123的移位逻辑、脉冲发生器124、驱动器125、以及发送器/接收器(TX/RX) 121。与门ANDl可以被配置为对测试脉冲信号SIG_M和测试控制信号TTSVOS执行与操作，并提供所得信号作为触发器(DFF) 122和123的时钟信号。触发器(DFF) 122和123响应于复位信号RST而初始化。移位逻辑(B卩，触发器(DFF) 122和123)可以被配置为响应于与门ANDl的输出而顺序地将逻辑高信号(即，电源电压VDD的电平)移位并产生测试结果信号SELT_M。S卩，当可以产生两次测试脉冲信号SIG_M时，触发器(DFF) 122和123激活测试结果信号SELT_M。脉冲发生器124可以被配置为响应于测试控制信号TTSV0S_P1而产生脉冲。驱动器125可以被配置为响应于测试控制信号TTSV0S_P1而驱动脉冲发生器124的输出，并产生测试脉冲信号SIG_M。发送器/接收器121可以被配置为经由在测试控制信号TTSV0S_P1的激活持续时间期间被激活的其自身的发送功能而向通孔502发送从驱动器125输出的测试脉冲信号S本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：经由通孔而彼此耦合的多个半导体芯片，其中，所述多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号，并且经由所述通孔来发送所述第一测试脉冲信号，所述多个半导体芯片中的最上层的半导体芯片被配置为在与所述第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由所述通孔来发送所述第二测试脉冲信号，以及所述多个半导体芯片被配置为响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生用于判定所述通孔是否有缺陷的测试结果信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：丘泳埈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：