半导体器件制造技术

本发明专利技术涉及半导体器件。一种半导体器件，包括：可变电阻器，在加重模式下将其电阻值设定为第一电阻值且在去加重模式下将其电阻值设定为小于第一电阻值的第二电阻值；第一驱动器，在加重模式下将其输出阻抗设定为第三电阻值并且在去加重模式下将其输出阻抗设定为大于第三电阻值的第四电阻值；第二驱动器，在加重模式下将其输出阻抗设定为第五电阻值并且在去加重模式下将其输出阻抗设定为大于第五电阻值的第六电阻值；以及控制器，根据输入信号控制第一和第二驱动器的导通状态，并且在加重模式和去加重模式之间切换第一和第二驱动器的输出阻抗以及可变电阻器的电阻值。

【技术实现步骤摘要】
半导体器件相关申请交叉引用将2011年8月26日提交的日本专利申请No.2011-184427的全部公开内容，包括说明书、附图和摘要，通过引用以其整体并入本文。
本专利技术涉及半导体器件，并且更具体涉及借助H桥电路输出差分信号的半导体器件。
技术介绍
对于高速接口来说，已经采用CML（电流型逻辑）信号，其通过限制输出电流来防止输出晶体管饱和而进行高速信号传输。但是会出现这样一个问题，即因为根据电流来设定信号电平，因此处理CML信号的驱动电路会增加功耗。在这种情况下，近年来频繁采用VML（电压型逻辑）信号替代CML信号。因为VML信号根据电压电平进行传输，因此优点在于驱动电路的功耗比处理CML信号的驱动电路的功耗低得多。在处理VML信号的驱动电路中，使用H桥电路以便平衡差分信号。而且，因为VML信号会在传输线中衰减，因此对VML信号进行加重处理，以便补偿VML信号的衰减量。借助H桥电路由此产生VML信号的驱动电路的示例公开于日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中。日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620都公开了H桥电路，其中内部电阻器耦合在第一和第二输出端之间。而且，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，借助用于增加要被输出的差分信号的幅度的加重模式以及用于降低差分信号的幅度的去加重模式输出差分信号。在日本专利未审申请公开No.2004-350273中，设定输出电流的驱动器的输出阻抗在加重模式和去加重模式之间可变，从而使差分信号的幅度可变。而且，在日本专利未审申请公开No.2009-49600以及No.2010-56620中，耦合在第一和第二输出端之间的内电阻在加重模式下启用而在非加重模式下停用，从而使差分信号的幅度可变。
技术实现思路
但是，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，构成H桥电路的驱动器的总阻抗以及内电阻和负载电阻的组合电阻在加重模式和去加重模式之间是不同的。即，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，从电源端经过驱动电路流至接地端的电流在加重模式和去加重模式之间可变化。为此，当使用日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中公开的驱动电路时，在加重模式和去加重模式之间切换模式，从而增加或降低驱动电路中的电流消耗。电流消耗的变化导致电源电压的变化。在处理VML信号的驱动电路中，根据由三个电阻值，包括电源端和第一输出端之间的电阻值、第一输出端和第二输出端之间的电阻值以及第二输出端和接地端之间的电阻值，分压电源电压而产生的电压来设定输出信号的电压电平。为此，在处理VML信号的驱动电路中会产生这样的问题，即信号电平根据电源电压的变化而变化，从而劣化输出信号的抖动特性。根据本专利技术的一个方面，提供了一种半导体器件，其包括：第一和第二输出端，它们与负载电阻器耦合并输出差分信号；可变电阻器，布置在第一输出端和第二输出端之间，并且其电阻值在加重模式下为第一电阻值且在去加重模式下为小于第一电阻值的第二电阻值；第一驱动器，布置在第一电源端和第一输出端之间，并且其输出阻抗在加重模式下为第三电阻值且在去加重模式下为大于第三电阻值的第四电阻值；第二驱动器，布置在在第二电源端和第二输出端之间，并且其输出阻抗在加重模式下为第五电阻值且在去加重模式下为大于第五电阻值的第六电阻值；以及控制器，其根据输入信号控制第一和第二驱动器的导通状态，并在加重模式和去加重模式之间切换第一和第二驱动器的输出阻抗以及可变电阻器的电阻值，其中，设定第一和第二电阻值，使得作为第一电阻值和负载电阻的组合电阻的第一差分电阻值与作为第二电阻值和负载电阻的组合电阻的第二差分电阻值之间的比率对应于加重模式下的差分信号的幅度和去加重模式下的差分信号的幅度之间的比率，并且其中，表示第三电阻值和第五电阻值的组合电阻的第一输出电阻值与表示第四电阻值和第六电阻值的组合电阻的第二输出电阻值之间的差被设定为对应于第一差分电阻值和第二差分电阻值之间的差的值。根据本专利技术的另一方面，提供了一种半导体器件，其包括：第一和第二输出端，它们与负载电阻器耦合；可变电阻器，布置在第一输出端和第二输出端之间；第一驱动器，布置在第一电源端和第一输出端之间；第二驱动器，布置在第二电源端和第二输出端之间，并被控制为与第一驱动器一起处于导通状态；第三驱动器，布置在第一电源端和第二输出端之间，并被控制为与第一驱动器互补地处于导通状态；第四驱动器，布置在第二电源端和第一输出端之间，并被控制为与第三驱动器一起处于导通状态；以及控制器，在增加从第一和第二输出端输出的差分信号的幅度的加重模式以及降低差分信号的幅度的去加重模式的任一模式下控制可变电阻器和第一至第四驱动器，其中，第一至第四驱动器允许基本上恒定的电流在任一模式下流动，同时根据从加重模式到去加重模式的切换增加输出阻抗，并且其中，可变电阻器改变其电阻值，以使得根据从加重模式至去加重模式的切换降低在负载电阻器中流动的电流。根据本专利技术的半导体器件，在加重模式和去加重模式下，构成第一至第四驱动器中在导通状态下的驱动器的多个电阻器以及可变电阻器的组合电阻的电阻值和负载阻保持恒定。因此，在根据本专利技术的半导体器件中，从第一电源端流至第二电源端的电流在加重模式和去加重模式下保持恒定，由此能抑制电源电压的变化。在根据本专利技术的半导体器件中，抑制了与加重和去加重模式之间的切换相关联的电源电压的变化，由此能改善输出信号的抖动特性。附图说明图1是示出根据第一实施例的半导体器件的框图；图2是示出根据第一实施例的处于加重模式下的半导体器件的等效电路图；图3是示出根据第一实施例的处于去加重模式下的半导体器件的等效电路图；图4是示出根据第一实施例的半导体器件的操作的时序图；图5是示出根据第一实施例的半导体器件的改进示例的框图；图6是示出根据第二实施例的半导体器件的框图；图7是示出根据第三实施例的半导体器件的框图；图8是示出根据第三实施例的半导体器件中的控制电压发生器的框图；图9是示出根据第三实施例的半导体器件的操作的时序图；图10是示出根据第四实施例的半导体器件的框图；图11是示出根据第四实施例的半导体器件中的控制电压发生器的框图；以及图12是示出根据第四实施例的半导体器件的操作的时序图。具体实施方式第一实施例以下将参考附图说明本专利技术的实施例。图1示出根据第一实施例的半导体器件1的框图。图1示出半导体器件中本专利技术着重意图所在的驱动电路和控制驱动电路的控制器。即，半导体器件1包括除驱动电路之外未示出的许多电路。如图1中所示，半导体器件1包括第一驱动器10、第二驱动器11、第三驱动器20、第四驱动器21、可变电阻器30以及控制器40。半导体器件1还包括第一输出端OUTa和第二输出端OUTb。半导体器件1输出差分信号，该差分信号的幅度对应于通过第一输出端OUTa和第本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一输出端和第二输出端，所述第一输出端和第二输出端与负载电阻器耦合并且输出差分信号；可变电阻器，所述可变电阻器布置在所述第一输出端和所述第二输出端之间，并且所述可变电阻器的电阻值在加重模式下为第一电阻值并且在去加重模式下为小于所述第一电阻值的第二电阻值；第一驱动器，所述第一驱动器布置在第一电源端和所述第一输出端之间，并且所述第一驱动器的输出阻抗在所述加重模式下为第三电阻值并且在所述去加重模式下为大于所述第三电阻值的第四电阻值；第二驱动器，所述第二驱动器布置在第二电源端和所述第二输出端之间，并且所述第二驱动器的输出阻抗在所述加重模式下为第五电阻值并且在所述去加重模式下为大于所述第五电阻值的第六电阻值；以及控制器，所述控制器根据输入信号控制所述第一驱动器和所述第二驱动器的导通状态，并且在所述加重模式和所述去加重模式之间切换所述第一驱动器和所述第二驱动器的输出阻抗以及所述可变电阻器的电阻值，其中，设定所述第一电阻值和所述第二电阻值，使得作为所述第一电阻值和所述负载电阻的组合电阻的第一差分电阻值和作为所述第二电阻值和所述负载电阻的组合电阻的第二差分电阻值之间的比率对应于所述加重模式下所述差分信号的幅度和所述去加重模式下所述差分信号的幅度之间的比率，以及其中，表示所述第三电阻值和所述第五电阻值的组合电阻的第一输出电阻值与表示所述第四电阻值和所述第六电阻值的组合电阻的第二输出电阻值之间的差被设定为对应于所述第一差分电阻值和所述第二差分电阻值之间的差的值。...

【技术特征摘要】
2011.08.26 JP 2011-1844271.一种半导体器件，包括：第一输出端和第二输出端，所述第一输出端和第二输出端与负载电阻器耦合并且输出差分信号；可变电阻器，所述可变电阻器布置在所述第一输出端和所述第二输出端之间，并且所述可变电阻器的电阻值在加重模式下为第一电阻值并且在去加重模式下为小于所述第一电阻值的第二电阻值；第一驱动器，所述第一驱动器布置在第一电源端和所述第一输出端之间，并且所述第一驱动器的输出阻抗在所述加重模式下为第三电阻值并且在所述去加重模式下为大于所述第三电阻值的第四电阻值；第二驱动器，所述第二驱动器布置在第二电源端和所述第二输出端之间，并且所述第二驱动器的输出阻抗在所述加重模式下为第五电阻值并且在所述去加重模式下为大于所述第五电阻值的第六电阻值；以及控制器，所述控制器根据输入信号控制所述第一驱动器和所述第二驱动器的导通状态，并且在所述加重模式和所述去加重模式之间切换所述第一驱动器和所述第二驱动器的输出阻抗以及所述可变电阻器的电阻值，其中，设定所述第一电阻值和所述第二电阻值，使得作为所述第一电阻值和所述负载电阻的并联电阻的第一差分电阻值和作为所述第二电阻值和所述负载电阻的并联电阻的第二差分电阻值之间的比率等于所述加重模式下所述差分信号的幅度和所述去加重模式下所述差分信号的幅度之间的比率，以及其中，表示所述第三电阻值和所述第五电阻值的并联电阻的第一输出电阻值与表示所述第四电阻值和所述第六电阻值的并联电阻的第二输出电阻值之间的差被设定为大致等于所述第一差分电阻值和所述第二差分电阻值之间的差的值。2.根据权利要求1所述的半导体器件，进一步包括：第三驱动器，所述第三驱动器布置在所述第一电源端和所述第二输出端之间，所述第三驱动器的电路构造与所述第一驱动器相同，并且被控制为与所述第一驱动器互补地处于导通状态；以及第四驱动器，所述第四驱动器布置在所述第二电源端和所述第一输出端之间，所述第四驱动器的电路构造与所述第二驱动器相同，并且被控制为与所述第二驱动器互补地处于导通状态。3.根据权利要求2所述的半导体器件，其中，所述可变电阻器包括串联耦合在所述第一输出端和所述第二输出端之间的第一开关电路、第一桥电阻器、串联耦合在所述第一输出端和所述第二输出端之间的第二开关电路、以及第二桥电阻器，其中，所述第一桥电阻器具有所述第一电阻值，并且所述第二桥电阻具有使得所述第一桥电阻和所述第二桥电阻的并联电阻变为所述第二电阻值的电阻值，其中，控制所述第一开关电路在所述加重模式和所述去加重模式下处于导通状态，以及其中，控制所述第二开关电路在所述加重模式下处于导通状态，并且在所述去加重模式下处于不导通状态。4.根据权利要求2或3所述的半导体器件，其中，所述第一驱动器包括：第一输出设定单元，所述第一输出设定单元具有串联耦合在所述第一电源端和所述第一输出端之间的第一开关晶体管、以及第一电阻器；以及第二输出设定单元，所述第二输出设定单元具有串联耦合在所述第一电源端和所述第一输出端之间的第二开关晶体管、以及第二电阻器，其中，所述第一电阻器具有使得所述第一电阻器和所述第二电阻器的并联电阻变为所述第三电阻值的电阻值，其中，所述第二电阻器具有所述第四电阻值，其中，控制所述第一开关晶体管在所述加重模式和所述去加重模式下处于所述导通状态，其中，控制所述第二开关晶体管在所述加重模式下处于导通状态，并且控制所述第二开关晶体管在所述去加重模式下处于不导通状态，其中，所述第二驱动器包括：第三输出设定单元，所述第三输出设定单元具有串联耦合在所述第二电源端和所述第一输出端之间的第三开关晶体管、以及第三电阻器；以及第四输出设定单元，所述第四输出设定单元具有串联耦合在所述第二电源端和所述第一输出端之间的第四开关晶体管、以及第四电阻器，其中，所述第三电阻器具有使得所述第三电阻器和所述第四电阻器的并联电阻具有所述第五电阻值的电阻值，其中，所述第四电阻器具有所述第六电阻值，其中，控制所述第三开关晶体管在所述加重模式和所述去加重模式下处于导通状态，以及其中，控制所述第四开关晶体管在所述加重模式下处于导通状态，并且控制所述第四开关晶体管在所述去加重模式下处于不导通状态。5.根据权利要求4所述的半导体器件，其中，所述第一电阻器和所述第二电阻器由所述第一驱动器和所述第四驱动器共享，以及其中，所述第三电阻器和所述第四电阻器由所述第二驱动器和所述第三驱动器共享。6.根据权利要求2所述的半导体器件，其中，所述可变电阻器包括：可变...

【专利技术属性】
技术研发人员：岩崎正，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：