本文公开了涉及均匀减少氮化硅膜的特征内湿法蚀刻速率的方法和装置，具体涉及用于沉积具有降低的湿法蚀刻速率的SiN膜的方法。该方法可以包括使包含Si的膜前体吸附到在处理室中的半导体衬底上，以形成前体的吸附受限层，然后从围绕被吸附的前体的体积中去除未吸附的前体。被吸附的前体可以随后通过将其暴露于包含含N离子和/或基团的等离子体进行反应，以在衬底上形成SiN膜层，然后可以通过将SiN膜层暴露于He等离子体使SiN膜层致密。然后可以重复前述步骤，以在衬底上形成另一致密的SiN膜层。本文还公开了采用前述技术用于在半导体衬底上沉积具有降低的湿法蚀刻速率的SiN膜的装置。
【技术实现步骤摘要】
本专利技术总体上涉及半导体处理领域，更具体地涉及均匀减少氮化硅膜的特征内湿 法蚀刻速率的方法和装置。
技术介绍
在半导体行业中，随着器件和特征尺寸不断变小，并且随着三维器件结构（例如， 英特尔公司的三栅极晶体管架构）在集成电路（1C)设计中变得越来越普遍，沉积薄的共形 膜（具有与下伏结构的形状相对应的均匀厚度的材料膜，尽管下伏结构不是平坦的）的能 力将继续得到重视。原子层沉积（ALD)是非常适合于沉积共形膜的一种膜形成技术，原因 在于以下事实：单个循环ALD仅沉积单一的薄的材料层，其厚度受限于在成膜的化学反应 本身之前可吸附到衬底表面上的一种或多种膜前体反应物的量（即，形成吸附受限层）。然 后可以使用多个"ALD循环"来制成期望厚度的膜，由于每一层是薄的且是共形的，因此，所 得到的膜与下伏的设备结构的形状基本一致。 氮化硅（SiN)膜是多种电介质膜中的重要一种，其可经由ALD在现代晶体管设计 的制造中形成。由于SiN膜在这些架构中的作用，因此通常对于SiN膜具有低的湿法蚀刻 速率是合乎期望的。然而，在典型的热预算限制之内经由ALD工艺形成这样的耐蚀刻的SiN 膜是难以实现的。因此寻求用于形成这种膜的改进的方法和装置。
技术实现思路
本文公开了在处理室中的半导体衬底上沉积具有降低的湿法蚀刻速率的SiN膜 的方法。该方法可以包括使膜前体吸附到在处理室中的半导体衬底上，使得所述膜前体在 所述衬底上形成吸附受限层，所述膜前体包含Si，然后从围绕所吸附的所述膜前体的体积 去除至少一些未吸附的膜前体。除去未吸附的前体后，通过将所吸附的所述膜前体暴露于 包含含N离子和/或自由基的等离子体使所吸附的所述膜前体反应以在所述衬底上形成 SiN膜层。此后，该方法可以进一步包括通过将所述SiN膜层暴露于He等离子体持续介于 0. 5和15秒之间而使所述SiN膜层致密化。He等离子体相对于所述衬底表面的功率密度 可以为介于约〇. 035和2. 2W/cm2之间。然后可以重复前述步骤，以在衬底上形成另一致密 的SiN膜层。 本文还公开了用于在半导体衬底上沉积具有降低的湿法蚀刻速率的SiN膜的装 置。该装置可包括处理室；在所述处理室中的衬底支架；一个或多个气体入口，其用于使气 体流入所述处理室；真空源，其用于从所述处理室去除气体；以及等离子体发生器，其用于 在所述处理室内产生等离子体。该装置可以进一步包括一个或多个控制器，其包括用于操 作所述一个或多个气体入口、真空源，和等离子体发生器以沉积SiN膜层在衬底上的机器 可读指令。这些指令可以包括：用于操作所述一个或多个气体入口以使膜前体流入所述处 理室中，并使所述膜前体吸附到在所述衬底支架中容纳的半导体衬底上，使得所述膜前体 在所述衬底上形成吸附受限层的指令，所述膜前体包含硅；用于操作所述真空源，以从围绕 所吸附的所述膜前体的体积去除至少一些未吸附的膜前体的指令；将在去除未吸附的膜前 体之后执行的指令，其用于操作所述等离子体发生器以产生包含含N离子和/或自由基的 等离子体，并通过将所吸附的所述膜前体暴露于所述等离子体使所吸附的所述膜前体反应 以在所述衬底上形成SiN膜层；和将在所吸附的前体反应之后执行的指令，其用于操作所 述等离子体以产生具有相对于所述衬底表面的介于约〇. 035和2. 2W/cm2之间的功率密度 的包含He的等离子体，并通过将所述SiN膜层暴露于所述等离子体持续介于0. 5和15秒 之间而使所述SiN膜层致密化。所述指令还可以包括重复上述指令以在衬底上形成另一致 密的SiN膜层。【附图说明】 图1A显示SiN膜的表现每种膜的湿法刻蚀速率对沉积温度的依赖性的数据。 图1B显示在湿法蚀刻之前和之后具有在440°C沉积的SiN膜的衬底特征的透射电 子显微镜图像。 图1C显示在湿法蚀刻之前和之后具有在520°C沉积的SiN膜的衬底特征的透射电 子显微镜图像。 图2是用于形成SiN膜的基准原子层沉积工艺的流程图。 图3是采用氦等离子体处理作为ALD循环的额外步骤的修改的原子层沉积工艺的 流程图。 图4A示出了在各种温度下使用各种ALD类型膜形成技术沉积的一组示例SiN膜 的湿法蚀刻速率结果。结果分别针对每个示例SiN膜的半导体衬底上的高深宽比特征结构 的顶部区域和侧壁绘制。 图4B显示了所沉积和蚀刻后的半导体衬底的高深宽比特征的透射电子显微镜 (TEM)图像，对应于图4A绘制的结果。 图4C显示对应于在4个逐渐增加的温度下的基准ALD工艺的湿法蚀刻速率结果 和对应于在使用和不使用工艺特定优化的情况下采用He等离子体处理作为ALD循环的额 外步骤的修改的ALD工艺的湿法蚀刻速率的结果。 图4D显示所沉积和蚀刻后的半导体衬底的高深宽比特征的透射电子显微镜 (TEM)图像，对应于图4C中绘制的工艺优化结果之一。 图5是具有处理室的衬底处理装置的横截面示意图，所述处理室具有单个处理 站。 图6是4站式衬底处理装置的示意图，所述装置具有用于从2个处理站装载和卸 载衬底的衬底搬运机械手，用于在处理站之间传送衬底的转盘，以及用于操作所述装置的 控制器。【具体实施方式】 在以下描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。然而，本专利技术 可以在没有这些具体细节中的一些或全部的情况下实施。在其它情况下，未详细描述公知 的处理操作或硬件以免不必要地使本专利技术难以理解。尽管将会结合具体的详细实施方式描 述本专利技术，但是应当理解，这些具体的详细实施方式并不旨在限制本专利技术所公开的创造性 构思的范围。 传统地在产生适当的耐蚀刻的氮化硅膜的高温下在大熔炉中沉积共形SiN。由于 在下一代器件的制造中要求降低沉积温度，以炉为基础的热沉积方法不能满足预计的性能 要求。然而，虽然等离子体激活的ALD工艺具有在某些升高的温度下产生耐湿蚀刻的SiN 膜的能力，但当使用较低的温度时，在没有特殊步骤/工艺修改的情况下，产生的膜遭受高 的湿法蚀刻速率，并且当考虑高深宽比的器件结构时通常遭受不均匀的湿法刻蚀速率。在 图1A中示出的数据表明随着沉积温度的降低ALD形成的SiN膜的湿法蚀刻速率（WER)提 高。示出对应于在衬底特征的侧壁和顶部区域上的SiN膜的数据，并且随着温度降低两者 都显示WER大致相同的不期望的增加。图1B示出了在湿法蚀刻之前和之后具有用440°C的 ALD工艺形成的SiN膜的衬底特征的透射型电子显微镜（TEM)图像。这些图像显示基本上 蚀刻掉在440°C工艺温度下形成的SiN膜。与此相反，在520°C的较高的沉积温度下的耐蚀 刻性由图1中的TEM图像示出，其显示在较高的工艺温度下形成的SiN膜在湿法蚀刻之前 和之后表现几乎相同。 在某些情况下，除了高处理温度以外的技术可被用于实现ALD形成的SiN膜中的 低WER。例如，在某些情况下，可通过使用掺杂和/或退火步骤来实现低WER。然而，掺杂通 常与使衬底经受氧化等离子体处理的常用处理流程不兼容，氧化等离子体倾向于去除和/ 或改变掺杂剂。同样地，由于前述热预算限制与现有构架和下一代构架的制造相关联，因而 退火通常是不能接受的。 因此，已经寻求可替代的低温ALD工艺以产生耐蚀刻的共形SiN膜。这样的方法 典型地涉及对基本ALD工艺序列本文档来自技高网...
【技术保护点】
一种用于在处理室中的半导体衬底上沉积具有降低的湿法蚀刻速率的SiN膜的方法，所述方法包括：(a)使膜前体吸附到在处理室中的半导体衬底上，使得所述膜前体在所述衬底上形成吸附受限层，所述膜前体包含Si；(b)从围绕所吸附的所述膜前体的体积去除至少一些未吸附的膜前体；(c)在(b)中去除未吸附的膜前体之后，通过将所吸附的所述膜前体暴露于包含含N离子和/或自由基的等离子体使所吸附的所述膜前体反应以在所述衬底上形成SiN膜层；(e)通过将所述SiN膜层暴露于包含He的等离子体持续介于0.5和15秒之间使所述SiN膜层致密化，所述包含He的等离子体相对于所述衬底表面的功率密度为介于约0.035和2.2W/cm2之间；以及(g)重复(a)、(b)、(c)和(e)，以在所述衬底上形成另一致密的SiN膜层。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：詹姆斯·S·思姆斯，凯瑟琳·M·凯尔克纳，乔恩·亨利，丹尼斯·M·豪斯曼，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。