一种改善低介电质薄膜厚度稳定性的方法技术

本发明专利技术涉及半导体领域，尤其涉及一种改善低介电质薄膜厚度稳定性的方法。本发明专利技术应用于多硅片成膜工艺的程式中，该方法包括：收集每组硅片的平均成膜时间与平均成膜速率；根据收集的平均成膜时间与平均成膜速率，按照计算方法计算出每组硅片的补偿时间；将成膜时间与对应组的补偿时间相加，得到每组新的成膜时间，以及按照新的成膜时间对硅片进行成膜工艺。

【技术实现步骤摘要】

本专利技术设及半导体领域，尤其设及。
技术介绍
低介电质化OWk)薄膜主要应用于后段的介电质层，一般使用八甲基环四硅氧烷 (OMCT巧和氧气（02)作为主要反应物反应成膜，OMCTS常溫常压下是液体状态，成膜反应对 溫度很敏感。反应腔体（Process chamber)在建立氛围后，其中包括Go clean, periodic clean, season,等待成膜工艺开始时间越长（process chamber idle),在wafer表面成膜 的量越少，wafer上的膜厚变薄，其中，等待成膜工艺开始时间和膜厚关系如图1。 Prcxlucer GT设备是AMAT公司用在Low k工艺上的一个成熟的产品。该设备的反 应腔体成膜反应程式根据成膜厚度分为单片成膜反应方式和多片成膜反应方式。针对多片 成膜反应方式的工艺，当设备在S个工艺process chamber同时成膜时，由于娃片（wafer) 传送的原因，process chamber在go clean或periodic clean的成膜反应完成后可能会 有较长时间等待wafer进入process chamber开始成膜工艺，造成wafer上成膜偏薄，对产 品的稳定性和电性能测试会有很大负影响，甚至影响到产品良率。 如图2和图3所示，多片成膜反应程式中，成膜反应后不同的片数也会造成不同厚 度影响，W 1800 A，化CSlclean为例的膜厚程式为例连续作业的历史记录查看，process chamber会有不同程度的开始成膜工艺时间，而对应的成膜厚度也有相对应的偏低，即膜厚 度的稳定性较差。【
技术实现思路
】 针对现有技术中等待成膜工艺中的等待时间所造成的薄膜厚度偏低等缺陷，本发 明设计了，该方法提高了薄膜的稳定性。 本专利技术采用如下技术方案： ，应用于多娃片成膜工艺的程式中，所 述方法包括： 收集每组娃片的平均成膜时间与平均成膜速率； 根据收集的所述平均成膜时间与平均成膜速率，按照计算方法计算出每组娃片的 补偿时间； 将所述成膜时间与对应组的所述补偿时间相加，得到每组新的成膜时间，W及 按照所述新的成膜时间对娃片进行成膜工艺。 优选的，所述多娃片成膜工艺包括S组娃片。 优选的，第一组娃片的成膜时间的平均值为基准线；第二组娃片的成膜时间的平 均值为t2;第=组娃片的成膜时间的平均值为t3。 优选的，所述第一组、第二组、第S组娃片的平均成膜速率为Vd。 优选的，根据平均成膜速率Vd计算出相比于基准线的成膜时间，每超过所述预设 时间在娃片上的成膜厚度减少T A。 优选的，所述预设时间为10s。 优选的，所述第一组娃片的补偿时间A tl=0秒。 阳01引优选的，所述第二组娃片的补偿时间At2 = (t2/10) XT。 优选的，所述第S组娃片的补偿时间At3 = (t3/10) XT。 本专利技术的有益效果是： 本专利技术对娃片传送导致的开始成膜工艺的等待时间较长，从而引起薄膜厚度偏低 的情况，通过对成膜程式的不断改善，将等待时间对成膜厚度稳定性的影响降低，提高膜厚 的稳定性。本专利技术根据工艺腔体随着成膜反应的时间的变化规律，对不同成膜反应的成膜 时间进行补偿，最终成膜厚度能稳定在一个更小的范围内，同时对半导体的良率稳定性有 提升作用。【附图说明】 图1为本专利技术现有技术中成膜时间和膜厚关系； 图2为本专利技术现有技术中连续娃片的成膜时间示意图； 图3为本专利技术现有技术中连续娃片的膜厚示意图；图4为本专利技术膜厚与成膜时间的关系示意图； 图5为本专利技术成膜时间与成膜工艺中娃片的片数的关系示意图。【具体实施方式】 需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可W相互组合。 下面结合附图对本专利技术的【具体实施方式】作进一步的说明： 本专利技术主要解决大规模生产制造中low-k BDl制程娃片的传送间成膜厚度稳定性 问题。对于多娃片成膜工艺的情况，娃片（wafer)连续作业时，机台会进入一个循环的情 况，随着wafer的工艺进行，机台的硬件动作和工艺程式循环进行。通过对作业的历史数 据收集，分析作业历史数据，找出关于成膜停顿时间（建成成膜时间，idle时间）和clean count的循环规律。对于同一 clean count的wafer,根据idle时间的数据（只要wafer连 续进行工艺，数据就一直循环），并计算同一多娃片成膜工艺中的娃片片数（clean count) 的idle时间的平均值。Wafer上的成膜厚度也随着idle时间的变化而变化，idle时间 变长，即远离基准线化aseline)，wafer上成膜厚变薄，idle时间变短，即接近baseline， wafer上成膜就接近baseline。对同一多娃片成膜工艺中clean count的wafer进行成膜 时间的补偿，补偿的成膜时间由idle时间的平均值推算（平均idle时间），通过实验数据 确定平均idle时间会减少的wafer表面的成膜厚度，结合实际的成膜速率，就可W计算得 到需要补偿的成膜时间。对clean count的成膜时间补偿后，原来idle时间接近baseline 的wafer的成膜厚度就有所增加，而原来idle时间远离baseline的wafer的成膜厚度也 有所增加。虽然成膜厚度都增加了，但是成膜厚度的差距会变小，特别是不会再有成膜厚度 特别低的wafer 了。整体的wafer厚度收敛性更好。 图4为本专利技术膜厚与成膜时间的关系示意图；如图4所示，通过作业程式的调整， W 1800 A程式化CS-次periodic clean为例，成膜厚度比原来更加收敛，如图4。减少 了产品超出控制线（00C，Out Of Control)甚至超出规格（00S，Out Of Specification)的 情况，增强了产品稳定性。 图5为本专利技术成膜时间与成膜工艺中娃片的片数的关系示意图，如图5所示，根据 成膜作业的历史数据，找出作业时成膜的规律，使用统计方法，对成膜的情况做相应成膜时 间的补偿。需要进行数据收集与程式修改两个主要的步骤。 第一：数据收集，根据实际成膜作业的历史数据，总结成膜工艺（process chamber idle)时间，得到idle时间和clean count的关系，参见图5。从idle时间和clean count 的关系中找出一个idle时间的平均值，第一组多娃片成膜工艺（简称第一组，W此类推） 的idle时间平均值设定为baseline,第二组的平均idle时间为t2,第S组的平均idle时 间为口。同时，收集腔体（process chamber)的平均成膜速率（ckp rate) Vd, W及idle时 间和wafer成膜厚度的关系，此处计算的是比baseline多于idle时间和膜厚的关系，即比 baseline多idle时间每10秒则在wafer上成膜厚度减少X ..星，选择IOs是因为一般要 idle 10秒W上才能有明显的膜厚下降趋势。 第二：程式修改及维护方法，根据算出的idle时间的平均值和当前的dep rate计 算每组clean count的成膜时间需要补偿的时间At。在原成膜时间上加上计算的对应每 组clean count对应的补偿时间，即为新的成膜时本文档来自技高网...

【技术保护点】
一种改善低介电质薄膜厚度稳定性的方法，其特征在于，应用于多硅片成膜工艺的程式中，所述方法包括：收集每组硅片的平均成膜时间与平均成膜速率；根据收集的所述平均成膜时间与平均成膜速率，按照计算方法计算出每组硅片的补偿时间；将所述成膜时间与对应组的所述补偿时间相加，得到每组新的成膜时间，以及按照所述新的成膜时间对硅片进行成膜工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：钟飞，沈剑平，王科，韩晓刚，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31